Устройство для выполнения базовой операции быстрого преобразования фурье

Изобретение относится к автоматике и вычислительной технике, в частности к цифровой обработке сигналов,и может быть использовано в устройствах спектрального анализа,Цель изобретения - уменьшение погрешности при вычислении спектра,Базовая операция для УДПФ имеетвидк 1Х = Х+д ЫУ = Х-Угде К - ближайшее целое от деления2 Гк наоми(1, причем соответствует номеру коэффициента операции обычного БПФ;= ехр(-1 ь).При использовайии интерполятора Формулапринимает вид= Х+ (У 1)Е (2)Х - ( БТ)рти), =(хи)(., (л)" )ф 2, "причем(в), д(тд +(г ), (5)где д, - требуемое число д(дагов интер-поляции;- шаг интерполяции;К 1- ближайшее меньшее целое ото1деления 2 ь 1 с на д.112.ближайшее большее целое отделения 2 Р 1 на (И 2На Фиг.1 представлена блок-схемаустройства; на Фиг. 2 - блок-схемаблока вычисления целой части; наФиг. 3 - блок-схема арифметическогоблока; дда фиг, 4 - блок-схема интерполлтора; на Фиг, 5 - временные диаграммы работы,Устройство (Фиг.1) содержит входные регистры 1-), коммутатор 5, блок6 памяти, регистры 7 и 8, блок 9памяти константы, блок 10 вычисленияцелой части числа, сумматор-вычитатель 11, арифметический блок 12,сумматор 13, интерполятор 14 и коммутатор 15,Блок 10 вычисления целой части(фиг. 2) содержит регистр 1 б, логический элемент ИЛИ 17, сумматор 18и коммутатор 19,Лрифметддческддй блок 12 (фиг. 3)содержит регистры 20 и 21, сумматор22, регистры 23-26, коммутатор 27и сумддатор-вычитатель 28.Интерполятор 14 (Фиг, 4) содержит коммутатор 9, регистр 30 сдви 5 10 15 га, логические элементы 31 и 32 совддадения, регдтстрь) 33 и 34, сумматор35 и логический элемент ИЛИ 36,Устройство дгя выполнения базовой операции быстрого преобразования Фурье работает следуюдцим образом.Управляющими сигналами У -У в регистры 1-4 записываются действительные и мддимые части операндов Х и У, после чего устройство реализует выполнение базовой операции 2) с учетом 31 - 1,5). С выходов регистров 3 и 4 входные операнды побайтно подают на младшие разряды адреса блока 9 памяти через коммутатор 5,которьдй управляется сигналами Уи 26. Блок 6 памяти выдает номер коэф фициента К, который поступает нарегистр 1 б блока вычисления целойчасти 1 О и записывается управляющимсигналом Уэ, На начальных итерацияхалгоритма БПФ, когда не требуетсяокругления 1 с, т,е. все младшие разряцы равны "О", коммутатор 19 подключает старшие разряды регистра 16.: второму входу судматора 13. Приэтом на выходе логического элементаИЛИ 36 в интерполяторе 14 вырабатывается потенциал логического 110",который управляет коммутатором 15.На втором выходе блока вычисленияцелой части вырабатывается код интерполяции (младшие разряды регистра 1 б). Если требу тся интерполяциярезультатов произведений второго операнда на синусно-косинусные коэффициенты, т,е, в млацших разрядах при сутствуют логические единицы, товключаетсл в работу сумматор )8. Наодин вход сумматора 18 подаются старшие разрядьд 1", с регистра 16 (что соответствует ближайшему меньшему цело му от деления 2 К на 11 а на младший разряд второго входа - выход логического элемента ИЛИ 17, На выходе 1сумматора 18 получается блдвкайшеецелое от деления 27 к на ,1)1, котороеподключается к второму входу сумматора 13 через коммутатор 19, На соответствующий разряд первого входа сумматора 13 подаетсл управляющий сигнал У , а его выход подается на стар 955 шие разряды адреса блока 9 паддлти,ддричем при У) = 0 осуществляетсяизвлечение результатов произведениявходных операндов на действительныекоэффициенты, а при У =- на мни 127888835 мые. С выхода блока 9 памяти результаты подаются на регистры 20 и 21 ариФметического блока.АриФметический блок 12 при подаче УпРавлЯющих импУльсов Уд и Уц5 выполняет математическую операцию 1 е(11)=1 У) +(Л 2-(Т ц ) ++(У И 7 ) /2(7) Ъп(Л)=1( ) +(1 Я )/2Л ) + +(Л 7 ) /21где (У)7)- результат умножения старшего байта операнда 1 наМ;(Б 7) - результат умножения младшего байта операнда У цдЪ 7;( - означает, что берется мнимая часть числа.С выхода ариФметического блока 12, если не требуется интерполяция действительная и мцимая части произведения поступают ца регистры 7 и 8 произведений через коммутатор 15; если требуется интерполяция, то промежуточные результаты пода)отся ца второй вход коммутатора 29 иптерполятора 14, В регистр 30 сдвига сигналом У записывается код интерпо 2 оляции, поступающий с младших разрядов регистра 16 блока вычисления целой части, Под воздействием сигнала У 1 код интерполяции начинает сдвигаться в сторону старших разряцов. Старший разряд регистра 30 сдвига подается на инверсный вход логического элемента 31 совпадения и на прямой вхоц логического элемента 32 сов падения. На вторые вхоцы логических элементов совпадения подается сигнал записи У, . Е 1 а входы регистров 33 и 34 поступают операнды с выхода коммутатора 29, который работает в зависимости от сигнала управления У(,7. С выходов регистров 33 и 34 операнды поступают на сумматор 35. С выхода сумматора 35 операнды через коммутатор 29 поступают на входы регистров 33 и 34 и взависимости от старшего разряда кода интерполяции записываются в один из них.Когда заканчивается интерполяция, т,е. обнулен регистр 30 сдвига, операнды через коммутатор 15 подаются на регистры 7 и 8 произведени.С выходов регистров 1, 2, 7 и 8 операнды поступают на сумматор-вычитатель 1, который работает кдк 7 сумматор прц У, = 0 и как вычитатель при У(, = 1, С выхода сумматора-вычитателя 11 снима(отся результаты вычислешц по алгоритму (21.Совокупность упрдвля)ощих сигналов У, -1 для случая четырех шаговицтерполяции показана ца Фиг. 5. Формула изобретенияУстройство для выполнения базовой операции быстрого преобразования Фурье, содержащее первый, второй, третий и четвертый входные регистры, ицФормациоцные входы которых являются соответственно входами реальной и мнимой частей первого операнда и реальной и мнимой частей второго операнда устройства, выходы первого ц вто-. рого входных регистров подключены соответственцо к первому и второму входам суммдто 1 ю-вычитдтелявыходы суммы и разности которого являются выходами соответственно первого и второго операндов устройства, выходы третьего и четвертого входных регистров подключе)(ы соответственно к первому и второму инФормдционным входам первого коммутатора, выход второго коммутатора подключен к инФормационным входам пятого и шестого регистров, выходы которых подключены соответственно к третьему и четвертому входам суимдтора-вычитателя, выход блока памяти константы подключен к.входу блока вычисления целой части числа, о т л и ч а ю щ е е - с я тем, что, с целью повышения точности, в него введены блок памяти, арц(1)метический блок, сумматор и ицтерполятор, ццФормаццонцый выход ко)торого подкпочеп к первому инФормационцому входу второго коммутатора, второй иц(1 ормациоццый вход которого объединен с информационным входоминтерполяторд и подключен к выходу ариФметического блока, вход которого подключен к выходу блока памяти, первый и второй адресные входы которого подключены соответственно к выходу первого коммутатора и выходу сумматора, первый вход которого подкл.очен к ицФормаццоцному выходу блока вычисления целой части числа, выход младшего разряда которого подключен к тактовому входу интерполятора, выход окончания интерполяции которого подключен к управля)ощемувходу второго коммутатора: второйвход сумматора является входом выбора реальной и мнимой частей коэффициента устройства, причем арифметический блок содержит шесть регистров, сумматор, коммутатор и сумматорвычитатель, первый и второй входыкоторого подключены соответственнок первому и второму выходам коммутатора, первый, второй, третий и 0четвертый информационные входы которого подключены к выходам соответственно первого, второго, третьегои четвертого регистров, информационные входы которых подключены к выходу сумматора, первый и второй входыкоторого подключены к выходам соответственно пятого и шестого регистров, информационные входы которыхобъединены и являются вхоцом арифметического блока, выходом которогоявляется выход сумматора-вычитателя,при этом тактовые входы первого, второго, третьего и четвертого входных регистров являются соответственно первым, вторым, третьим и четвертым тактовыми входами устройства, первьй и второй управляющие входы первого коммутатора являются соответственно пятым и шестым тактовыми входами устройства, тактовые входы первого и второго регистров являются соответственно седьмым и восьмым тактовыми входами устройства, вход типа операции сумматора-вычитателя является девятым тактовым входом устройства, десятым и одиннадцатым тактовыми входами которого являются управляющие входы соответственно коммутатора и сумматора-вычитателя арифметического блока, а тактовые входы первого, второго, третьего, четвертого, пятого и шестого регистров которого являются соответственно двенадцатым, тринадцатым, четырнадцатым, пятнадцатым, шестнадцатым и семнадиатым тактовыми входами устройствя1278888 9 Уг " УзУю 9 У Дв 9 Г Уо Уо уц - 1 уц %9 Ц 1 %6 п Ув Я 19ЧУл -Игг -Составитель А, Баранов Техред Л,Кравчук Редактор В. Иванова Корректор М. Самборская Заказ 6841/49 Тираж 671ВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб д. 4/5 Подписное Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4