Устройство для обработки нечеткой информации

СОЮЗ СОВЕТСКИХСО ЦИ АЛ ИСТ ИЧ ЕСКИХРЕСПУБЛИК 1758642 А 1)91ГОСУДАРСТВЕННЫЛ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИПРИ ГКНТ СССР ОПИСАНИЕ ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) Авторское свидетельство СССР М 1451677, кл. 6 06 Г 7/00, 1986.Авторское свидетельство СССР М 1545214, кл, 6 06 Р 7/00, 1988 - прототип,А,Н.Мелихов, Л.С.Берштейн " иперграфы в автоматизации проектирования дискретных устройств", Ростов, РГУ, 1981.к. "Электроника" М 5, том 62, 1989, с,70-73, статья Ларри Уоллера "Нечеткая логика - новая перспективная технология". (54) УСТРОЙСТВО ДЛЯ ОБРАБОТКИ НЕЧЕТКОЙ ИНООРМАЦИИ(57) Устройство для обработки нечеткой информации относится к вычислительной техИзобретение относится в цифровой вычислительной технике и предназначено для использования в системах обработки нечеткой информации, в информационно-советующих системах оперативного управления. а также системах функционального диагностирования.Известно устройство для выполнения операций над нечеткими операндами (А, С, К. 1451677, О 06 Р 7/00) содержащее три операционных регистра, регистр адреса, конвейерный регистр микрокоманд, первый и второй дешифраторы, первый и второй шинные формирователи, АЛУ, ПЗУ микро- команд, группу элементов И, первый и второй коммутатор, элемент И, причем информационные входы первого, второго и нике, предназначено для использования в информационно-советующих системах оперативного управления. Целью изобретения является повышение быстродействия устройства. Устройство содержит блок 1 регистров, АЛУ 2, регистр 3 признаков, коммутатор 4 признаков, сдвиговый регистр 5, блок 6 элементов И, блок 7 элементов И, АЛУ 8, регистр 9 адреса, блок 10 микрокоманд, регистр 11 микрокоманд, элемент И 12, АЛУ 13, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 14, элемент И 15, мультиплексор 16, регистр 17, второй регистр 18, блок 19 памяти точек перегиба термов, счетчик 20, блок 21 памяти тангенсов, триггер 22, АЛУ 23, третий регистр 24, Устройство позволяет повысить быстродействие при выполнении операций над элементами термов в процессе управления сложным объектом.9 ил,третьего регистров, первые входы группы элементов И подключены к информационным входам устройства и к выходам первого и второго шинного формирователей, первый вход первого регистра соединен с пер- ф-" вым информационным входом второго коммутатора, второй выход первого регистра соединен со вторым информационным входом второго коммутатора, первый выход второго регистра соединен с третьим информационным входом второго коммутатора, второй выход второго регистра соединен с четвертым информационным входом второго коммутатора, первый выход третьего регистра соединен с пятым информационным входом второго коммутатора, второй выход третьего регистра соединен с шестымРазряд ЯЯ записывает величину точкиперегиба в счетчик 20,Разряд ЕЕТ переводит выходы регистра24 в состояние высокого выходного сопротивления,Разряд ЕЧТ разрешает запись новогозначения терма о регистр 24,Разряд ВЕЗ сбрасывает счетчик 20 ирегистр 24 в начальное состояние.Разряд ОЧТ разрешает выдачу информации на выходную шину блоком 6,Поле ЯН определяет наличие и тип сдвига в сдвиговом регистре 5.Разряд ЕЙО переводит выходы мультиплексора 16 в состояние высокого выходного сопротивления,Разряд ММ определяет тип операции, выполняемой схемой взятия максимума/минимума,Разряд ТР разрешает передачу данных 20с выхода регистра 5 на вход блока 1 илиблока 2.Разряд ЕЧС разрешает запись о регистр 17.Разряд ЕЕ переводит выходы регистра 25адреса в состояние высокого выходного сопротивления в момент начальной загрузкиадреса первой микрокоманды подпрограммы выполнения одной из операций устройства, 30Блок управления оыбором следующегоадреса составляют регистр признаков 3,коммутатор признаков 4, блок элементов И7, АЛУ 8, элемент И 12 и регистр адреса 9.АЛУ 8 реализует относительный метод 35адресации, при котором адрес следующейкоманды вычисляются какАДР =АДРь 1 + М,40 где: М - величина смещения относительно текущего адреса, Величина смещения определяется в соответствии табл. 2.При условном переходе выбирается од но из условий, и если оно истинно, то на выходе коммутатора будет логическая единица, о противном случае О. Зто значение поступает на первые входы блока элементов И 7 и так как на первый вход первого эле мента И 7 подан уровень логической единицы (фиг, 7), то в случае выполнения условия величина смещения будет равна значению, . задерживаемому полем Л 13, а в случае выполнения будет осуществляться переход к 55 следующей микрокоманде.При безусловном переходе на выходе коммутатора всегда будет на ч. й относительно текущей команды. Схему взятия максимального или минимального (щах/гпи) значений иэ результатов соседних операций составляют АЛУ 13, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 14, элемент И 15, мультиплексор 16 и регистр 17. Работу схемы поясняет табл, 3,Тип операции определяет разряд ММ (восьмой выход регистра микрокомацд 11). Если выбирается минимальное значение из сравниваемых, то оц равен "0"; если максимальное - логической единице.Элемент И 15 предназначен для передачи ца выход схемы взятия адх/пмп значения, поступающего на первую группу входов блока 13 (соответствует А о табл. 3). При этом работа схемы щах/тп блокируется (на второй вход блока 15 подан уровень логического нуля в соответствующем разряде микрокоманды) и значение результата операции с выхода сдвигооого регистра 5 передается на первую группу оходоо блока 1, блок 2 и группу пероых входоо группы эламентоо И 6 в зависимости от алгоритма выполняемой операции.Схему формирования профиля терма составляют регистр 18. блок памяти точек терма 19, счетчик 20, блок паляти тдгецсов 21, триггер 22, АЛУ 23 и регистр 24.Адрес точки перегиба записывается о регистр 18 и поступает на блок памяти 19. На выходе блока памяти 19 о следующем такте появляется значение точки перегиба (вершины терма для треугольной формы). Это же значение, равное количестоу шагов о двоичном коде до вершины, записывается о счетчик 20. Это значение поступает на блок памяти тангенсоо 21, где цд выходе формируется величина приращения для одного шага при формулировании профиля. В начальный момент времени триггер 22 и регистр 24 сбрасываются. На выходе триггера устанавливаются сигналы, обеспечивающие на АЛУ 23 выполнение операции сложения, а ца выходе регистра 24 устанавливается нулевое значение, В следующем шаге приращение с блока памяти тангенсов 21 ск, ддыоается со значением, записанным в регистре 24, В следующем такте новое значение также записывается о регистр 24. Одцовремецно происходит уменьшение счетчика 20. После того, как будет построен передний фронт, ца выходе счетчика 20 появится отрицательный уровень, который перебросит оыход триггера 22 в инверсное состояние. При этом АЛУ 23 при дальнейших шагах будет выполнять операцию оычитания, и таким образом будет построен весь терм, 21 1758642Ввиду сложности алгоритма проиллюстрируем работу устройства при выполненииоперации расплывчатое равенство. Алгоритм операции приведен на фиг, 9.(Работу алгоритма поясняет таблица 1). 51, Записать в регистр 18 адрес первойточки перегиба терма, Сброс триггера 22, ирегистра 24.2, Записать число признаков эталоннойситуации в ОР 7. Выполнить на АЛУ 2 операцию донесения до 2 и результат записатьв регистр 5.3, Запись число элементов терма в ОР 6.Записать величину точки перегиба в счетчик20, Записать значение регистра 5 в регистр 1517. Это необходимо для выполнения первойоперации выбора минимального из двух .значений соседних операций, В случае выбора максимального из двух значений впредыдущем такте на выходе АЛУ 2 устанавливаются ули соответствующей командой.Запись всех едииц в регистр 17 можетбытьтакже выполнена переводом выходов мультиплексора 16 в состояние высокого выходного сопротивления и записью в регистр 17, 254, Запись в ОР 1 и ОР 2 значений элементов терма со входа устройства и с выхода регистра 24,5. Выполнить на АЛУ 2 операцию инверсии А и результат записать в ОР 3. 306, Выполнить на АЛУ 2 операцию вычитания ЯЧВ, Значение признака С записатьв регистр признаков,7, По значению признака либо переписать ОР 2 в ОР 3, либо перейти к следующему пункту.8. Выполнить на АЛУ операцию А подОР 2, результат записать в ОР 4.9. Выполнить на АЛУ 2 операциюР/ВОР 4 и ОР 1. Значение признака С зэписать в регистр признаков,10. По значенио признака либо ОР 1переписать в ОР 4, либо перейти к следующему пункту,11, Выполнить на АЛУ 2 операцию ЯЧВ 45над регистрами ОР 3 и ОР 4. Значение признака Сзаписать в регистр признаков.12. По значенио признака С 4 записатьв регистр 17 либо ОР 3 либо ОР 4.13, Считать ОР 6 и выполнить на АЛУ 2 50операцию А. Перейти к формированиюдругой точки термэ,.14, Если ОР 6 не равен нулю, перейти ки. 4. Записать новое значение точки эталонного терма в регистр 24, 5515, Считать ОР 7 и выполнить нэ АЛУ 2операцию А. эисэть значение точки перегиба второго терма в регистр 18, Сброситьтриггер 22 и регистр 24,16. Если перебраны не все признаки, то перейти к и 317, Выдать информацию из регистра 17 через мультиплексор 16 на выходную шину через группу элементов И 6, При этом установлен управляющий сигнал ОЧТ. Мультиплексор 16 будет осуществлять на этот раз выдачу канала В, в чем можно убедиться, проанализировав управляющие сигналы.Таким образом, заявляемой устройство, благодаря схеме формирования терма, позволяет формировать профиль эталонного терма параллельно с выполнением операции. Это позволяет передавать только адрес одной точки. а не 128 точек каждого терма. Как известно, снижение быстродействия процессоров в основном связано с необходимостью обращения к внешней памяти, что включает арбитраж и цикл чтения/записи. Предложенное устройство позволяет исключить это, и следовательно, повысить быстродействие. Кроме того, схема взятия максимума/минимума позволяет выполнить эти операции (что необходимо в ситуационном управлении) также параллельно с выполнением команды, В прототипе на эту операцию требуется 4 микрокоманды: сравнение, анализ признака, чтение, запись,Таким образом, за счет снижения количества микрокоманд, составляющих команду эквивалентность в операции нечеткое равенство, быстродействие устройства в среднел повышается на 22;4.Формула изобретения Устройство для обработки нечеткой информации, содержащее блок регистров, одна группа двунаправленных выходов которого является входом устройства и соединена с первой группой входов первого арифметико-логического блока, первой группой входов первого блока элементов И, выходы которого являются выходами устройства, другая группа двунаправленных выходов блока регистров соединена с второй группой входов первого арифметико-логического блока, одна группа выходов которого соединена с группой информационных входов сдвигового регистра, группа управляющих входов которого подключена к первому выходу регистра микрокоманд, группа управляющих входов блока регистров подключена к второму выходу регистра микрокоманд, группа управляющих входов первого арифметико-логического блока подключена к третьему выходу регистра микро- команд, другая группа выходов и выход переноса первого арифметика-логического блока соедвены с соответствующими информационными входали регистра признаков, выходы которого соединены с группой23 1758642 Таблица 1 4 4 1 1 Величина вбитах ОРА ОРВ КА РВ А В ЕСА ЕСВ М Со е Со мнемоника 1 1 1 БТ 6/К ЕЕТ информационных входов коммутатора, признаков, группа управляющих входов которого подключена к четвертому выходу регистра микрокоманд, а выход соединен с входом второго блока элемента И.и одним входом элемента И, группа входов второго блока элементов И и другой вход элемента И подключены соответственно к пятому и шестому выходам регистра микрокоманд, выходы второго блока элементов И соединены с одной группой входов второго арифметико-логического блока, управляющий вход которого подключен к выходу элемента И, выходы второго арифметико-логического блока соединены с группой информационных входов регистра адреса, управляющий вход которого подключен к седьмому выходу регистра микрокоманд, а выходы соедивены с другой группой входов второго арифметико-логического блока, которая является входом начальной загрузки адреса и соединена с входами блока памяти микро- команд, выходы которого соединены с входами регистра микрокоманд, восьмой выход которого соединен с входами второй группы входов первого блока элементов И, о т л ич а ю щ е е с я тем, что, с целью повышения быстродействия устройства, в него введены третий и четвертый арифметика-логические блоки, первый, второй и третий регистры, блок памяти точек перегиба термов, блок памяти тангенсов, триггер, счетчик, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, второй элемент И, мультиплексор, одна группа двунаправленных выходов блока регистров соединена с группой входов первого регистра, управляющий вход которого подключен к восьмому выходу регистра микрокоманд, а выходы соединены с входами блока памяти точек перегиба термов, выходы которого соединены с входами блока памяти тангенсов и группой входов счетчика, группа управляющих 1 2 б 2 1 1 й ЯЕ 1 013 ЯН ЕЛ ЕЮ 5 10 15 20 25 30 35 40 входов которого соединена с десятым выходом регистра микрокоманд, выход счетчика соединен с входом установки триггера, вход сброса которого соединен с входом сброса второго регистра и одиннадцатым выходом регистра микрокоманд, прямой и инверсный выходы триггера соединены с первым и вторым управляющими входами третьего арифметико-логического блока соответственно, выходы блока памяти тангенсов соединены с первой группой информационных входов третьего арифметика-логического блока, выходы которого соединены с входами второго регистра, группа упоавляющих входов которого соединена с двенадцатым выходом регистра микрокоманд, а выходы соединены с второй группой входов третьего арифметико-логического блока и второй группой входов первого арифметико-логического блока, выходы сдвигового регистра соединены с первой группой входов четвертого арифметико-логического блока и первой группой входов мультиплексора, выход четвертого арифметико-логического блока соединен с первым входом злемета ИСКЛОЧА 101 ЦЕЕ ИЛИ, второй вход которого соединен с тринадцатым выходом регистра микрокоманд, а выход соедиен с первым входом второго элемента И, второй вход которого соединен с четырнадцатым выходом регистра микрокоманд, а выход соединен с входом мультиплексора, управляющий вход которого соединен с пятнадцатым выходом регистра микрокоманд, выходы мультиплексора соединены с группой входов первого блока элементов И и входом третьего регистра, выход которого соединен с второй группой входов мультиплексора и второй группой входов третьего арифметика-логического блока, а управляющий вход подключен к шестнадцатому выходу регистрамикрокоманд.ОЧТ ца др 25 ММ ТР 1758642 ЕЧС 26 Таблица 2 лицаинформационным входом второго коммутатора, два выхода которого соединены с информационными входами АЛУ и информационными входами первого коммутатора, управляющий вход второго коммутатора соединен с выходол пятого регистра, первый вход которого соединен с выходом ПЗУ, вход которого соединен с выходом четвертого регистра, первый вход которого соединен со вторым входом пятого регистра и с выходом схемы И первый вход которого соединен со вторым входом четвертого регистра и управляющим входом устройства, выход пятого регистра также соединен с управляющими входами первого, второго, третьего регистров, со вторыми входами группы элементов И, со вторым входом элемента И, с первым входом второго дешифратора и со входом первого дешифратора, первый выход которого соединен с управляющим входом ЛЛУ, второй выход которого соединен со вторым входом второго дешифратора, первый выход которого соединен с управляющим входом первого коммутатора, а второй выход второго дешифратора соединен с управляющим входом второго шинного формирователя, вход которого соединен с выходом первого коммутатора, выходы группы элементов И соединены с информационным выходом устройства,Недостатком устройства является "жесткий" алгоритм выбора адреса следующей микрокоманды, невысокое быстродействие, вследствие одноуровневой конвейерной обработки, частое обращение к внешней памяти за элементами функции принадлежности. Наиболее близким к предлагаемому по технической сущности является устройство для обработки нечеткой информации (а.с. В 1545214 СС 6 Г 700), содержащее два арифметико-логических блока, две группы элементов И, блок памяти команд, блок памяти эталонных термов, регистр адреса, регистр признаков, регистр микрокоманд, сдвиговый регистр, коммутатор, шинный формирователь, элемент И и блок операционных регистров, Группа выходов шинного формирователя соединена с первыми входами элементов И первой группы, группа выходов которых подключена к выходу устройства. Выход регистра адреса подключен к входу блока памяти микрокоманд, выход которого подключен к информационному входу регистра микрокоманд, первая группа выходов которого соединена с группой управляющих входов коммутатора, вторая группа выходов регистра микрокоманд соединена с группой управляющих выходов10 15 20 блока операционных регистров, Первый выход регистра микрокоманд соединен с первьцл входом элемента И, второй выход регистра микрокоманд подключен к вторым входам элементов И первой группы. Информационный вход устройства соедин ен через шину с первым двунаправленным выходом блока операционных регистров, первым информационным входом первого арифметико-логического блока, первыми входами элемента И первой группы, а второй двунаправленный выход блока операционных регистров соединен с выходом блока памяти эталонных термов и вторым информационным входом первого арифметико-логического блока, выход которого подключен к информационному входу сдвигового регистра, выход которого соединен с информационным входом шинного формирователя. Выходы признаков и нулевой разряд информационного входа первого арифметико-логического бл о ка с оеди и е н ы с информационным входом регистра признаков, К-й разряд выхода которого подклоченк К-му информационному входу коммутатора, (К = 1, М, где М - количество признаков),выход которого соединен с первыми входами элементов И вторсй группы, и вторыл 1входом элемента И, выход которого соеди 30 нен с управляющим входом второго арифмети ко-логического блока, выходыэлементов И второй группы соединены со старшими разрядами первого информационного входа второго арифметико-логического блока, причем нулевой разряд первогоинформационного входа второго арифметико-логического блока соединен с третьим выходом регистра микрокоманд, выход второго арифметико-логического блока соеди 40 нен с информационным входом регистраадреса, вь 1 ход которого соединен с вторым информационным входом второго арифметико-логического блока и входом начальнойзагрузки адреса устройства, Третья группа выходов регистра микрокоманд соединенас группой адресных входов блока памятиэталонных термов, а четвертый выход регистра микрокоманд соединен с управляющим входом блОка т 1 амяти эталонных термов, четвертая группа выходов регистра микрокоманд соединена с группой управляющих входов первого арифметика-логического блока, пятая группа выходов регистра микрокоманд соединена со вторыми входами элементов И второй группы, пятый выход регистра микрокоманд соединен с управляющим входом регистра адреса, шсстая группа выходов регистра микрокоманд соединена с группойуправляющих входов сдвигового регистра, а шестой выход регистра микрокоманд1758642 Корректор А.Долин актор А.Маковска ГКНТ СССР Производственно-издательский комбинат "Патент", г, Ужгород, ул.Гагарина, 101 аз 3001ВНИИПИ Госу ставитель С,Демхред М,Моргента Тираж Подписноетвенного комитета по изобретениям и открытиям113035, Москва, Ж, Раушская наб., 4/5соединен с управляющим входом шинного формирователя,Известное устройство предназначено для выполнения операций над нечеткими переменными, что позволяет управлять поведением простого обьекта в реальном масштабе времени.Однако управление поведением сложного обьекта требует обработкы гораздо большего обьема нечеткой информации, и поэтому применение устройства-прототипа для управления таким объектом в реальном масштабе времени невозможно, ввиду его ограниченного быстродействия.Математически поведение сложного объекта можно представить в виде нечеткого гиперграфа Н = (Х, И, Р), где Х) 3 1= 1 в) - множество вершин, И =(Щ,3 1, ) = 1.п) - множество ребер, Р - двуместный нечеткий предикат, называемый инцидентором, который определяется для всех пар (х, и). Для графического представления нечетких ситуаций удобно использовать нечеткие графы. Однозначными представлениями нечеткого гиперграфа являются вершинный Х(Н) и реберный И(Н) нечеткие графы, Подробнее о свойствах нечетких графов можно прочитать в кн, Меликов А.Н., Берштейн Л.С.Гиперграфы в автоматизации проектирования дискретных устройств", Ростов, РГУ, 1981 г. и в статье Мелихов А.Н., Берштейн Л.СКанаев М.М, "Операции над расплывистыми гиперграфами и возможность их моделирования" - в кн. "Методы автоматизации проектирования, программирования и моделирования", Таганрог, ТРТИ, 1981, вып. 1, с.129-133.Вершины нечеткого графа Н представляют собой нечеткие ситуации управляемого объекта, Задача управления заключается в том, чтобы сравнить типовую ситуацию с массивом эталонных ситуаций, определить наиболее близкую эталонную ситуацию к типовой и в соответствии с решающей таблицей принять необходимое решение.Нечеткая ситуация описывается как где Т 1 - терм-множество, описывающее один из признаков у характеризующих ситуацию,Для его описания используются нечеткие переменные Т 1, Рь С;, где С; =и, (д)/Щ, где в свою очередь р. функции принадлежности,Для сравнения ситуаций используются операции нечеткого включения=,Р гпах (1 - ,из (б)изб (б се 4или нечеткого равенствар(э,)=Д (я,в,) (я я,)убейУказанные операции прототипом выполняются, однако, учитывая большую размерность вершинного графа Х(Н) и большое количество признаков, описывающих каждую ситуацию, для описания всех эталонных ситуаций данного объекта одного ПЗУ эталонных термов оказывается недостаточно, Например, одна микросхема ПЗУ 556 РТ 7 или 573 РФ 2 (описанная в прототипе), способна содержать описание эталонной ситуации, описываемой 16-ю признаками, каждый из которых представлен терммно. жеством из 128 значений, Такое количество значений необходимо для более четкого различения нечетких квантификаторов "много", "очень много", "средне" и т,д. Если же все эталонные ситуации хранить во внешней оперативной памяти, то только для передачи массива из 500 эталонных ситуаций из ОЗУ в устройство, учитывая быстродействие Э ВМ ДНК, например, потребуется порядка 3 с. Учитывая затраты времени на запись типовых ситуаций и обработку в устройстве управления объектом в реальном масштабе времени становится невозможным. Поэтому весь массив эталонных ситуаций необходимо хранить в устройстве, что потребовало бы в нашем примере 500 микросхем памяти и селектор адреса микросхем ПЗУ,Поставленная цель достигается тем, что в устройство, содержащее два арифметикологических устройства, два блока элементов И, элемент И, сдвиговый регистр, блок памяти микрокоманд, регистр признаков, регистр адреса, коммутатор признаков, блок регистров, блок памяти точек перегиба термов вместо шинного формирователя дополнительно введены два арифметикологических устройства, триггер, счетчик, блок памяти тангенсов, 3 регистра, мультиплексор, элемент И, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем вход устройства соединен с одной группой выходов блока регистров., первой группой входов первого арифметико-логического устройства, первой группой входов блока элементов И, выходами мультиплексора, и группой входов первого регистра.40 45 50 55 Другая группа двунаправленных выходов блока регистров соединена с выходами второго регистра, второй группой входов третьего арифметика-логического устройства и второй группой входов первого арифметико-логического устройства, Одна группа выходов первого арифметико-логического устройства соединена с группой входов сдвигового регистра, выходы которого соединены с первой группой входов четвергого арифметического устройства и первой группой входов мультиплексора. Входы второй группы входов первого блока элементов И соединены с восьмым выходом регистра микрокоманд, а выходы первого блока элементов И являются выходами устройства. Другая группа выходов первого АЛУ, выход переноса первой группы входов первого АЛУ соединены с группой информационных входов регистра признаков, выход которого соединен со входом второго блока элементов И и одним входом первого элемента И, другой выход которого соединен с шестым выходом регистра микрокоманд, Выходы второго блока элементов И соединены с первой группой входов второго АЛУ, Вь 1 ходы второго АЛУ соединены с группой входов регистра адреса, выходы которого соединены с входами блока памяти микрокоманд и второй группой входов второго АЛУ. Причем входы блока памяти микрокоманд соединены со входом начальной загрузки адреса. Управляющий вход регистра адреса соединен с седьмым выходом регистра микрокоманд, управляющий вход второго АЛУ соединен с выходом первого элемента И, Вторые входы второй группы элементов И соединены с выходом регистра микрокоманд. Группа выходов блока памяти микрокоманд соединена с группой входов регистра микрокоманд. Выход третьего АЛУ соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с тринадцатым выходом регистра микрокоманд, а выход с первым входом второго элемента И. Второй вход второго элемента И соединен с четырнадцатым выходом регистра микрокосланд, а выход со входом мультиплексора, Выходы мультиплексора соединены с группой входов третьего регистра, выходы которого соединены со второй группой входовчетвертого АЛУ и второй группой входов мультиплексора, управляющий вход которого соединен с пятнадцатым выходом регистра микрокоманд, Выход первого регистра соединен с входами блока памяти точек перегиба термов. 5 10 15 20 25 30 35 Выходы блока памяти точек перегиба соединены с группой входов счетчика и входами блока памяти тангенсов. Выходы блока памяти тангенсов соедиссены с первой группой входов третьего арифметикологического устройства, Выход счетчика соединен со входом установки триггера, прямой выход которого соединен с первым управляющим входом третьего арифметико-логического устройства, а инверсный выход, в свою очередь, соединен со вторым управляющим входом третьего арифметика-логического устройства, Выходы третьего арифметика-логического устройства соедлнены с входом второго регистра. Второй выход регистра микрокоманд соединен с группой управлясощих входов блока регистров, Четвертый выход регистра микрокоманд соединен с группой управляющих входов коммутатора. Первый выход регистра микрокоманд соединен с группой управляющих входов сдвигового регистра. Девятый выход регистра микрокомассд соединен суправлясощим входом первого регистра, Третий выход соединен с группой упранлясогцих входов первого арифметикологического устройства, Десятый выход регистра микрокоманд соединен с группой управляющих входов счетчика. Шестнадцатый выход регистра микрокоманд соединен с управлясощим входом третьего регистра. Одиннадцатый выход регистра микрокоманд соединен со входами сброса триггера и второго регистра, Девятнадцатый выход регистра микрокоманд соединен с группой управляющих входов второго регистра,На фиг,1 представлена структурная схема устройства; на фиг, 2 - схема блока регистров 1 и арифметика-логического устройства (АЛУ) 2; на фиг. 3 - схема сдвигового регистра 5 и АЛУ 13; на фиг, 4 - элемен г ИСКЛ 0 ЧАЮЩЕЕ ИЛИ 14, элемент И 15, мультиплексор 16, регистр 17; сса фиг.5 - схема АЛУ 8 и регистра адреса 9; на фиг.6 - схема блока форслирования профиля термов. блок памяти точек перегиба термов 19. регистр 18, блок памяти тангенсов 21, счетчик 20, триггер 22, АЛУ 23 и регистр 24; на фиг, 7 - схемы коммутатора 4. регистра 3, блока памяти микрокоманд 10 и блок злементов И 7; на фиг, 8-СХесла регистра сликрокоманд 11; на фиг, 9 - блок-схема алгоритма выполнения команды нечеткого равенства.На табл. 1 представлена микропрограмма выполнения команды нечеткого равенства.5 10 15 20 25 30 35 40 45 50 55 Устройство содержит фиг. 1) блок регистров 1, АЛУ 2, регистр признаков 3, коммутатор признаков 4, сдвиговый регистр 5, блок элементов И 6, второй блок элементов И 7, АЛУ 8, регистр адреса 9, блок памяти микрокоманд 10, регистр микрокоманд 11, элемент И 12, АЛУ 13, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 14, второй элемент И 15, мультиплексор 16, третий регистр 17, первый регистр 18, блок памяти точек перегиба термов 19, счетчик 20, блок памяти тангенсов 21, триггер 22, АЛУ 23, второй регистр 24,Арифметико-логический блок 13, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 14, элемент И 15, мультиплексор 16 и регистр 17 составляют блок взятия глобальности проекции, Регистр 18, блок памяти точек перегиба термов 19, счетчик 20, блок памяти тангенсов 21, триггер 22, арифметико-логический блок 23 и регистр 24 составляют блок формирования профиля термов,Регистр признаков 3, коммутатор признаков 4, блок элементов И 7, арифметикологический блок 8, элемент И 12 и регистр адреса 9 образуют блок управления выбором следующего адреса.Информационный вход устройства соединен с первой группой входов блока 1, первой группой входов АЛУ 2, группой входов регистра 18, первой группой входов первого блока элементов И 6. Вторая группа входов блока регистров 1 соединена со второй группой входов АЛУ 23. Одна группа выходов АЛУ 2 соединена с группой входов сдвигового регистра 5, выходы которого соединены с первой группой входов АЛУ 13 и первой группой входов мультиплексора 16. Вторые входы второй группы входов блока элементов И 6 соединены с восьмым выходом регистра микрокоманд 11, а группа выходов является выходом устройства, Выход АЛУ 13 соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 14, второй вход которого соединен с тринадцатым выходом регистра микрокоманд 11. Выход элемента 14 соединен с первым входом элемента И 15, второй вход которого соединен с четырнадцатым выходом регистра микрокоманд 11, а выход в свою очередь со входом мультиплексора 16,Выходы мультиплексора 16 соединены с первой группой входов блока элементов И 6 и группой входов регистра 17, выходы которого соединены со второй группой входов мультиплексора 16 и второй группой входов АЛУ 13. Управляющий вход мультиплексора 16 соединен с пятнадцатым выходом регистра микро команд 11, а управляющий вход регистра 17 с шестнадцатым выходом регистра микрокоманд 11. Другая группа выходов признаков АЛУ 2, выход переноса АЛУ 2 соединены соответственно с информационными входами регистра признаков 3, выходы которого соединены с входами коммутатора признаков 4, Группа управляющих входов коммутатора признаков 4 соединена с четвертым выходом регистра микрокоманд 11, а выходы коммутатора 4 соединен с входом блока элементов И 7 и одним входом элемента И 12, другой вход которого соединен с шестым выходом регистра микрокоманд 11, а выход элемента И 12 соединен с управляющим входом АЛУ 8, Выходы блока элементов И 7 соединены с первой группой входов АЛУ 8, а группа входов блока элементов И 7 соединена с пятым выходом регистра микрокоманд 11. Выходы АЛУ 8 соединены с группой входов регистра адреса 9, выходы которого соединены с входом блока памяти микрокомад 10, второй группой входов АЛУ 8 и входом начальной загрузки адреса, Управляющий вход регистра адреса 9 соединен с седьмым выходом регистра микрокоманд 11. Девятый выход регистра микрокоманд 11 соединен с управляющим входом регистра 18, выходы которого соединены с входами блока памяти точек перегиба 19, Выходы блока 19 соединены с входами блока памяти тангенсов 21 и группой входов счетчика 20. Группа управляющих входов счетчика 20 соединена с десятым выходом регистра микрокоманд 11, а выход счетчика 20 соединен с входом установки триггера 22, прямой и инверсные выходы которого соединены соответственно с первым и вторым управляющими входами АЛУ 23. Выходы блока памяти тангенсов 21 соединены с первой группой входов АЛУ 23, группа выходов которого соединена с группой входов регистра 24, группа управляющих входов которого соединена с двенадцатым выходом регистра микрокоманд 11; а вход сброса счетчика и регистра 24 соединены с одиннадцатым выходом регистра микрокоманд 11.Блок регистров 1 (фиг, 2) предназначен для хранения элементов функций принадлежности, поступающих с входа устройства блока формирования профиля термов, а также для хранения промежуточных результатов операций, Разрядность блока 1 операционных регистров равна 16 битам, т,е. для его организации требуется 4 микросхемы 1802 ИР (см. Справочник "Применение интегральных микросхем в электронной вычислительной технике". МРадиосвязь, 1987 г., стр. 141), На фиг, 2 изображены 2 микросхемы, а следующие две подключаются аналогично. Входы микросхем ДД 1-ДД 2, ЯА,ЯВ,ЕСА,ЕСВ,В/Я,М/В,ААО-ААЗ,АВО5 10 15 20 25 30 50 55 АВЗ составляют группу управляющих входов блока 1, соединенных со второй группой выходов регистра микрокоманд 11, Выводы ДВО-ДВЗ составляют первую группу входон блока 1, соединенных со входом устройства, первой группой входов АЛУ 2 (фиг. 2) ВО-ВЗ микросхем ДД 1 - ДД 2 блока 2. Выводы ДВО-ДВЗ микросхем ДД 1 и ДД 2 соединены также с группой входов регистра 18 ДО - Д 7, а также с первой группой входов Х 1-Х 8 первого блока элементов И 6, Кроме того. выходы ДВО-ДВЗ блока 1 соединены с группой оыходав УО - УЗ микросхем ДД 1 - ДДЗ блока 16 и группой входов ДО-Д 7 микросхем ДД 1-ДД 2 блока 17 (фиг. 4). Двунаправленные выводы ДАО-ДАЗ микросхем ДД 1 - ДД 2 составляют вторую группу входов блока 1 и соединены со второй группой входов АО - АЗ АЛУ 2 микросхем ДД 1- ДД 2 блока 2, группой выходов регистра 24 ДО - Д 7 микросхем ДД 1 и второй группой входов АЛУ 23 ВО - ВЗ микросхем ДД 1 - ДД 2 блока 23 (фиг. 6).АЛУ 2 предназначено для выполнения операций над элементами функций принадлежности. В качестве АЛУ 2 используются микросхемы К 155 ИПЗ (см, "Справочник по интегральным микросхемам", М., Энергия, 1981 г, стр. 168 - 170), Первую группу входов составляют входы ВО-ВЗ микросхем ДД 1- ДД 2 (фиг, 2). Вторую группу оходов составляют входы АО - АЗ микросхем ДД 1-ДД 2, Соединение первой и второй группы входов описано выше. Кроме того, блок 2 имеет группу управляющих входов ЯО-ЯЗ, М, СО, которые соединены с третьим выходом регистра микрокоманд 11 (фиг, 8), Выходы С 4 и К составляют другую группу выходов АЛУ 2 и соединены со входами ДЗ и Д 2 регистра признаков 3 (фиг;7), Кроме того, вход ВО ДД 1 АЛУ 2 соединен со входом Д 1 регистра признаков 3; Выходы РО - РЗ микросхем ДД 1 - ДД 2 составляют одну группу выходов АЛУ 2, соединенную со входами ДО-Д 4 микросхем ДД 1 - ДД 2 сдвигового регистра 5 (фиг. 3). Для составления 16-ти разрядного АЛУ 2 микросхемы 155 ИПЗ соединяются последовательно, причем С 4 предыдущей соединен со входом СО последующей, а вход СО первой микросхемы является управляющим входом и соединен с соответствующим выходом регистра микрокоманд 11 (фиг. 8). Выход С 4 последней микросхемы АЛУ 2 является выходом признака С 4, Все выходы К микросхем соединяются вместе через резистор 11+5 В, образуя монтажное И, На фиг. 2 из-за недостатка места изображены только две микросхемы ДД 1 и ДД 2, последующие соединяются аналогично. Регистр признаков 3(фиг, 7) предназначен для хранения признаков операций, выполняемых АЛУ 2, и нулевого разряда ВО первой группы двунаправленных выводов блоков 1 (фиг, 2). Группу входов регистра 3 признаков составляют входы ДЗ и Д 2 и вход Д 1; Соединение входов описано выше. Группой выходов регистра признаков 3 являются выходы О 1, О 2, 03, которые соединяются с группой входоо коммутатора признаков 4 (фиг. 7), Кротле того, регистр 3 признаков имеет тактовый вход С для записи данных о регистр. Этот вход, как и остальныее тактовые входы блоков устройства соединен с тактовым оходогл устройстоа и на чертежах не показан, чтобы е усложнять чтение схемы. В качестве регистра признаков 3 используется микросхема К 155 ТМ 8 (см, Справочник "Интегральные микросхелы", М., Знергоатомиздат, 1985 гстр. 75).Коммутатор признакоо 4 (фиг, 7) предназначен для выбора одного из признаков С 4, К, ВО, поступающих на входы коммутатора. Входы АО - А 2 составляют группу входов коммутатора 4, Коммутатор признаков 4 имеет также группу управляющих входов Я 1, 31 и 32, причем вход ЧЧ 1 управляет переводом выхода коммутатора о состояние высокого выходного сопротивления, а входы 31 и 52 управляют выбором одного из признаков, Упранлгпощие входы соединены с четвертым выходом регистра микрокоманд 11. Выходом коммутатора 4 является выход А, который соединен с входом ХО оторого блока элементов И 7. а также с одним входом ХО элемента И 12, В качестве коммутатора признаков 4 используется микросхема К 555 КП 12 (см, Каталог интегральныхмикросхем, том 2, ЦКБ, стр, 242). Первый блок элементов И б предцазначен для выдачи информации на выходную шину устройства, Разрешение выдачи поступает с восьмого выхода регистра микро- команд 11 на группу нходоо первого блока элементов И 6, которые образуют управляющий вход ХО. Группу входов блока И 6 образуют первые оходы элементов 2 И Х 1 Х 16. В качестве микросхем блока б используются 4 микросхемы К 155 ЛИ 1 (см,Справочник по интегральным микросхемам).Второй блок элементов И 7(фиг. 7) предназначен для выбора величины смещеция, поступающего с пятого выхода регистра микрокоманд 11 на группу входов Х 1-Хб блока 7. Вход Х 1 соединен с выходом коммутатора 4 как описано оыше. Выход коммутатора 4 при этом соединен с первыми входами элементов И, начиная со второго, На первый вход пероаго элемента И подануровень логической единицы, что позволяет осуществлять инкрементирование адреса о случае невыполнения условия. Выходами блока 7 являются выходы У 1- Уб, соединенные с первой группой входов АЛУ 8 АО-АЗ ДД 1 и АО - А 1 ДД 2 (фиг. 5),АЛУ 8 (фиг, 5) предназначено для вычисления следующего адреса микрокоманды. Блок 8 составляют микросхемы ДД 1-ДДЗ 531 ИК 2 П и ДД 4 1304 ВР 1. Микросхема 531 ИК 2 П представляет собой 4-х разрядные АЛУ, а 1804 ВР 1 - схему ускоренного переноса.Соединенные так, как показано на фиг.5, они составляют традиционную схему АЛУ. Микросхема К 521 ИК 2 П описана в каталоге интегральных схем, т. 2, стр. 197, 1986 г., а К 1804 ВР 1 и способ организации многоразрядного АЛУ - в книге "Проектирование цифровых систем на комплектах микропрограммируемых БИС". под редакцией В.Г.Колесникова, М., Радио и связь, стр, 49 - 50, Так как АЛУ 8 для реализации относительной адресации должно выполнять функции сложения и вычитания, то для управления достаточно одного сигнала, который поступает на управляющий вход Я 1. При этом на ЯО подается напряжение уровня логической единицы, на вход 52 - логический О. Первую группу входов АЛУ 8 составляют входы АО - АЗ микросхем ДД 1 и АО, А 1 - ДД 2, соединенные с группой выходов УО-У 5 группы элементов И 7, Вторую группу входов АЛУ 8 составляют входы ВОВЗ ДД 1 и ДД 2 и ВО-В 2 ДДЗ, которые соединены с выходами регистра адреса 9, Группой выходов АЛУ 8 являются выходы ГО - ЕЗ ДД 1 и ДД 2 и ГО - Р 2 ДДЗ, соединенные с входами регистра адреса 9 (фиг. 5).Регистр адреса 9 (фиг, 5) предназначен для хранения адреса следующей микрокоманды. Разрядность регистра равна разрядности ПЗУ микрокомандц 10 и равна 11.Входы ДО-Д 7 ДД 1 и ДО - Д 2 ДД 2 составляют входы регистра адреса 9, соединенные с группой выходов АЛУ 8, Выходы ЕО - Е 7 ДД 1 и УО-У 2 ДД 2 образуют группу выходов блока 9, соединенную со второй группой входов блока 8 и входами блока 10, Кроме того, микросхемы ДД 1 и ДД 2 (фиг. 5) имеют управляющие входы ЕЕ и ОЕ соответственно, которые образуют управляющий вход ЕЕ, соединенный с седьмым выходом блока 11. Кроме того, на вход ЕЧ ДД 1 подан уровень логического нуля, а на вход В - уровень логической единицы. В качестве микросхемы ДД 1 блока 9используется микросхема 1804 ИР 2, а ДД 2 -1804 ИР 1. 5 10 15 20 25 30 35 40 45 50 55 Управляющий входслужитдля перевода выходов блока 9 в состояние высокого выходного сопротивления в момент начальной загрузки адреса первой микрокоманды.Кроме того, микросхемы 1804 ИР 2 и 1804 ИР 1 имеют тактовый вход, соединенный с тактовым входом устройства. Микросхемы 1804 ИР 2 и ИР 1 можно посмотреть в книге "Проектирование цифровых систем на комплектах микропрограммируемых БИС", стр,50 - 52 и в "Каталоге интегральных микросхем", ЦКБ, том 2. стр. 630.Блок памяти микрокоманд 10 (фиг. 7) предназначен для хранения микрокоманд, выполненных устройством. На фиг, 7 изображена только одна микросхема ПЗУ из шести, так как остальные включаются аналогично. Группой входов блока 1 О являются входы АО-А 10, которые параллельно с каждой микросхемы соединяются с выходами регистра адреса 9, Группой выходов блока 10 являются выходы В 1-В 8 микросхем, которые соответственно соединяются со входами Д 1-Д 8 микросхем блока 11 (фиг, 8). В качестве микросхем ПЗУ блока памяти микрокоманд 10 используются микросхемы 573 РФ 2 (см. "Каталог интегральных схем", ЦКБ, том 2, стр. 262).Регистр микрокоманд 11 (фиг, 8) предназначен для хранения текущей микрокоманды. Входы составляют входы Д 1-Д 8 микросхем ДД 1-ДДб, соединенные с выходами В 1-В 8 микросхем блока 10. Четвертый выход составляет 05-07 ДДЗ, соединенные с группой управляющих входов коммутатора 4, второй выход составляют выходы 01-08 ДД 1 и 01-06 ДД 2, соединенные с группой управляющих входов блока 1, Первый выход составляют выходы 07, 08 ДД 4, соединенные с группой управляющих входов сдвигового регистра 5, Третий выход блока 11 составляют выходы 07, 08 ДД 2 и 01 - 04 ДДЗ, соединенные с группой управляющих входов АЛУ 2, Пятый выход составляют выходы 01-06 ДД 4, соединенные с группой вторых входов второй группы элементов И 7, Двенадцатый вход составляют выходы 05-07 ДД 5, соединенные с группой управляющих входов регистра 24, Десятый выход составляют выходы 03-04 ДД 5, соединенные с группой управляющих входов счетчика 20.Шестым выходом регистра микрокоманд 11 является выход 08 ДДЗ, соединенный с первым входом блока 12, Восьмым выходом блока 11 является выход 04 ДД 6, соединенный с управляющим входом блока 6, пятнадцатым выходом блока 11 являетсяАЛУ 8. В качестве блока 12 используетсяодин элемент микросхемы К 155 Л И 1.АЛУ 13 предназначено для выполненияоперации сравнения на меньше-больше результата текущей и предыдущей операций(фиг, 3). Первую группу входов составляют 3входы АО-АЗ микросхем ДД 1-ДД 4, соединенные с выходами сдвигового регистра 5.Вторую группу входов составляют входыВО-ВЗ ДД 1-ДД 4, соединенные с выходамирегистра 17. Вход Со ДД 1 соединен с корпусом, а входы Со следующих микросхемсоединены с выходами Са предыдущих. Выход С ДД 4 является выходом блока 13. Вкачестве микросхем блока 13 используютсяуже описанные микросхемы К 155 ПИЗ, Для 4выполнения операции вычитания входы 30,53, М соединены с корпусом (уровень логического нуля), а на входы Я 2, Я 1 подан уровень логической единицы,Элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 14 и 5элемент И 15 предназначены для управления мультиплексором 16. Первым входомблока 14 является вход Х 1 соединенный свыходом блока 13, Второй вход Х 2 соединенс тринадцатым выходом блока 11, Выход У 1 5блока 14 соединен с первым входом Х 1 блока 15. Второй вход Х 2 блока 15 соединен счетырнадцатым выходом блока 11. Выходблока 15 У 1 соединен со входом мультиплексора 16 (фиг, 4). В качестве элементов выход 08 ДД 5, соединенный с управляющим входом мультиплексора 16, Четвертым выходом блока 11 является выход 02 ДД 5, соединенный с управляющим входом регистра 18. Седьмым выходом блока 11 яоляется выход 01 ДД 5, соединенный с управляющим входом регистра адреса 9, Одиннадцатым выходом регистра 11 является выход 06 ДД 5, соединенный со входами сброса триггера 22 и регистра 24. Тринадцатым выходом блока 11 является выход 01 ДД 6, соединенный со вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 14, Четырнадцатым выходом блока 11 является выход 02 ДД 6, соединенный со вторым входом второго элемента И 15. Шестнадцатым выходом блока 11 является выход 03 ДД 6, соединенный с управляющим входом регистра 17, В качестве микросхем регистра микрокоманд 11 используются микросхемыК 555 ИР 23 (см, Каталог интегральных схем,ЦКБ, том. 2, стр, 271),Элемент И 12 предназначен для выбора направления смещения относительно текущего адреса. Второй вход элемента И 12 соединен с шестым оыходом регистра микрокоманд 11, а первый вход - с выходом коммутатора 4 как описано выше, Выход элемента соединен с управляющим входом блока 14 и 15 используется 1/4 микросхем155 ЛП 5 и 155 ЛИ 1.Мультиплексор 16 предназначен длявыбора большего или меньшего значения из5 сравниваемых АЛУ 13 (фиг. 4), Первой группой входон блока 16 являются входы АО-АЗмикросхем ДД 1 - ДД 4, соединенные с выходами сднигооого регистра 5. Второй группой входов являются входы ВО - ВЗ10 ДД 1 - ДД 4, соединенные с выходами регистра 17. Входом мультиплексора 16 являетсявход ДД 1-ДД 4, соединенный с выходомэлемента И 15. Управляющим входом является вход Ю, соединенный с пятнадцатым15 выходом регистра микрокоманд 11, Группой выходов блока 16 являются выходыУО - УЗ ДД 1 - ДД 4, соединенные с входамирегистра 17. В качестве микросхем мультиплексора 16 используются микросхемы20 К 555 КП 11 (см, Каталог интегральных схем,ЦКБ, том, 1, стр. 242),Регистр 17 предназначен для записи результата сравнения на данном проходе микропрограммы, ГруЛпой входов являются25 входы ДО-Д 7 микросхем ДД 1, ДД 2К 1804 ИР 2, соединенные с выходами мультиплексора 16. Группой выходоо регистра17 янляются выходы Ъэ-Е 7 ДД 1-ДД 2, соединенные со второй группой входов мульти 30 плексора 16 и второй группой входов АЛУ13. Управляющим входом регистра 17 является вход ЕЧ ДД 1, ДД 2, соединенный с ше-.стнадцатым выходом блока 11. Кроме того,на входы Е 7 ДД 1. ДД 2 подан уровень логи 5 ческого нуля, а на входы й ДД 1, ДД 2 - уровень логической единицы, Входы Смикросхем соединены с тактовым входомустройства (фиг. 4),Регистр ",8 предназначен для записи ад 0 реса точки перегиба термэ, поступающегосо охода устройства, Группой входов блока18 являются ДО - Д 7 и ДО - Д 2 ДД 2. соединенные со входом устройства (фиг. 6), Группойоыходоо блока 18 являются выходы ЕО 5 ЛЛ 1 и ЕО-Е 2 ДД 2, соединенные с входамиблока памяти точек перегиба терман 19.Входы ЕЮ ДД 1 и ДД 2 являются управляющим входом и соединен с девятым выходомблока 11.0 На входы ЕЧ ДД 1 и ДД 2 подан уровеньлогического нуля, а на входы В - логическойединицы. Входы С соединены с тактовымвходом устройства. В качестве микросхемблока 18 используются К 1804 И Р 2.5 Блок 19 предназначен для хранения точек перегиба терман, составляющих эталонные ситуации, возникающие при работеустройства о качестве устройства управления сложным обьектом. Группой оходонблока 19 являются входы АО - А 10, соединен 1758642ные как описано выше, Группой выходов являются выходы В 1-В 8, соединенные с входами блока памяти тангенсов 21 и счетчика 20, На входы ОЕ и СЕ подан уровень логической единицы, а на вход Е - +5 В. В качестве микросхемы ПЗУ 19 используется 573 РФЗ,Счетчик 20 предназначен для подсчета точек, составляющих терм до точки перегиба (фиг. 6). Группой входов счетчика являются входы ДО - ДЗ ДД 1 и ДО-Д 2 ДД 2. Группой управляющих входов являются входы СДД 1 и ДД 2 и вход "-1" ДД 2, соединенные с десятым выходом блока 11. Для последовательного счета выход ДД 2 соединен со входом "-1" ДД 1, На входы "+1" ДД 1 и ДД 2 подан уровень логической единицы, Выходом счетчика является выход "0" ДД 1, соединенный со входом триггера 22, На входы Е ДД 1 и ДД 2 и вход ДЗ ДД 2 подан уровень логического нуля. В качестве микросхем используется К 155 ИЕ 7 (см. "Справочник по интегральным микросхемам". МЭнергия, 1981 гстр. 143 - 144),Блок памяти тангенсов 21 предназначен для формирования величины приращения по точкам терма (фиг. 6). Группой входов блока 21 являются входы АО - А 6, соединенные как описано выше. Группой выходов - выходы В 1 - В 8, соединенные с первой группой входов АЛУ 23. Кроме того, на входы Ч 1, Ч 2 подан уровень логической единицы, а на входы ЧЗ, Ч 4 - уровень логического нуля. Используется микросхема К 555 РТ 5 (см. "Каталог интегральных схем", ЦКБ, том. 2, стр. 442),Триггер 22 (фиг, 6) предназначен для управления АЛУ 23. Входом триггера 22 является вход С, соединенный с выходом блока 20, при этом на входы Д и Я подан уровень логической единицы. Вход В является входом сброса триггера и соединен с одиннадцатым выходом блока 11.Прямым выходом триггера является выход 0 и инверсным О, соединенные соответственно с первым и вторым управляющил 1 и входами АЛУ 23. Используется микросхема К 155 ТН 2 (см. "Справочник по интегральным микросхемам", М., Энергия, 1981 г., стр, 135),АЛУ 23 предназначено для вычисления значения очередной точки терма. Первой группой входов являются входы АО-АЗ ДД 1 и ДД 2, соединенные как описано выше. Второй группой входов являются входы ВОВЗ ДД 1 и ДД 2, соединенные с группой выходов регистра 24. Входы ЯО, ЯЗ ДД 1 и ДД 2 и СО ДД 1 являются вторым, а входы Я 1, Я 2 ДД 1 и ДД 2 первым управляющими входами блока 23, соединенными как описано выше. 5 10 15 20 25 30 35 40 45 50 55 Для организации восьмиразрядного АЛУвыход С 4 ДД 1 соединен со входом СО ДД 2,На вход М подан уровень логического нуля.Группой выходов АЛУ 23 являются выходыГО-ГЗ ДД 1 и ДД 2, соединенные с руппойвходов регистра 24 (фиг. 6). В качестве АЛУ23 используются две описанные ранее микросхемы К 155 ИПЗ.Разряд 24 предназначен для записитекущей точки терма, над которой выполняется одна иэ операций. Группой входовблока 24 являются входы ДО-Д 7, соединения которых описано выше (фиг. 6). Группой управляющих входов являются входыЕЧ, й и ЕЮ, соединенные с двенадцатымвходом блока 11Вход С подключен к тактовому входуустройства, Группой выходов блока 24 являются выходы 20-27, соединенные со второйгруппой входов АЛУ 23 и второй группойвходов АЛУ 2. Используется микросхемаК 1804 ИР 2,Прежде чем приступить к описанию работы схемы, рассмотрим структуру микрокоманды устройства, которая приведеныниже.Поля ОЯА и ОЯВ определяют номер операционных регистров блока 1, к которымпроисходит обращение в микрокоманде.Поля четы рехразрядные.Разряды ВА, УЧА и ВВ, ЮВ определяюттип операции - чтение или запись по каналам А и В блока 1 соответственно,Разряды ЕСА и ЕСВ управляют переводом двунаправленных выводов блока 1 всостояние высокого выходного сопротивления. Активный уровень сигналов ЯА, М/А,ВВ, ЮЯ, ЕСА, ЕСВ - низкий.Разряд М определяет вид операции, выполняемый АЛУ 2 - логический или арифметический.Поле Со определяет значение входногопереноса АЛУ 2.Поле СОРЕ задает выбор функции, выполняемой АЛУ 2.Разряд Ей устанавливает выход коммутатора признаков в состояние высокоговыходного сопротивления.Поле ЯЕ управляет выборкой одногоиэ условий, поступающих на вход коммутатора 4.. Разряд СО задает значение управляющего бита.Поле РЯ определяет величину смещения, поступающего на вход схемы управлениявыбором адреса следующей микрокоманды,Разряд ЕЯ разрешает запись в регистр18 очередной точки перегиба терма.Разряд ЯТ декрементирует счетчик 20для подсчета шагов до точки перегиба.