Устройство для сжатия цифровых телевизионных сигналов

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН 114 Н 04 Б 7/18 И КА ополниовномутся иск а з аклонныхступает ровняпреобРОВЫХ ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ ПИСАНИЕ НОМУ СВИДЕТЕПЬСТ(71) Ленинградский институт авиационного приборостроения(56) Авторское свидетельство СССР В 1146831, кл . Н 04 М 7/18, 1985.(54) УСТРОЙСТВО ДЛЯ СЖАТЕЛЕВИЗИОННЫХ СИГНАЛОВ 801243159(57) изобретение являетсятельным к устройству по. осавт,св, У 1146831, Уменьшажения телевизионного сигнасчет уменьиения искаженийконтуров.Входной сигнал пна блок 1 установки опорнои на блок 2 аналого-цифров1-й строки (суммирующий регистр 7 памяти ), четыре старших разрядах т -го отсчета -ой строки третий регистр 10 памяти), При этом во вто- ром элементе 25 задержки хранится информация из предыдущего цикла работы о четырех старших разрядах (1-1)-го отсчета (1+2)-й строки. Задержку на время, равное длитель - ности двух строк, позволяют осуществить два (Фиг,16) элемента 94 и 95 памяти.Дальнейшая работа устройства зависит от результатов сравнения во втором 12, третьем 13, четвертом 14 и дополнительном 26 блоках сравнения. 1 О Если на нервом выходе блока 1220 сравнения, на первый и второй входыкоторого поданы четыре старших разряда с вторых выходов соответственно суммирующего регистра 7 памяти и второго регистра 9 памяти, уровень логического "0", что говорит о наличии изменений хотя бы в одном из старших разрядов, а на выходе пятого блока 26 сравнения, на входы которого поданы четыре старших разряда с30 выхода второго элемента задержки 25 и второго выхода второго регистра 9 памяти соответственно (1.-1)-е отсчеты Ц+2)-ой и -й строк, уровень логической единицы (отсутствие изменений ), то первый блок,20 разре- З 5 шения записи (фиг.11) через блоки 66-1 и 66-2 совпадения (фиг.20) запишет в блок 18 памяти информацию об истинном состоянии пяти разрядов исходного кода. При этом остав-ф шиеся два младших разряда будут установлены в состояние в соответствии с принятым алгоритмом по кольцу обратной связи:второй выход блока 18 памя. ти - второй вход блока 17 уп равления памятью - блок 18 памяти. Установку двух младших разрядов будут производить блоки установки младших разрядов (фиг.8),Блоки 56-1. 56-8 запрета выбира ют самый старший из разрядов, в котором произошло изменение при записи истинного состояния пяти разрядов кода, а выходы блоков 57 - 3 и 57-4 установки младших разрядов. заведены на Р и 5 -входы триггеров элементов памяти (фиг.9) через элементы ИЛИ таким образом, что при изменении состояния старшего иэ изменившихся разрядов 0 -+ 1, младшие разряды устанавливаются в 0 и наоборот, Одновременно в канал связи посредством четвертого блока 23 (фиг.14) разрешения записи, на третий вход которого заведена информация о третьем разря. - де и на пятый вход которого заведена информация с элемента 65-1 памяти первого блока 20 разрешения записи, с второго выхода второго регистра 9 памяти будет также передана информация об истинном состоянии пяти разрядов кода. Поскольку данный результат сравнения во втором блоке 12 сравненйя запоминается на элементе 65-1 памяти в первом блоке 20 разрешения, записи на два отсчета, то в следующем отсчете характер работы устройс.тва сохраняется. При этом следует уч.сть что при сравнении четырех старших разрядов во втором блоке 2 сравнения, как и в четвертом 14 и пятом 26 блоках сравнения, сравнение происходит с учетом запрещенных изменений, Запрещенные изменения определяются блоком 53 (фиг.7) блока 12. В качестве запрещенных считаются изменения символов старших разрядов между двумя отсчетами следующего вида:1000-0111, 0111 -1000, 0100-0011,0011-0100, 1100-1011, 1011-1100,0010 0001, 0001 00 О, 0110 0101,0101-0110, 1010-1001, 100-1010,1110-1101, 110 -1110 и все изменения младшего из четырех старших разрядов. Если на выходе пятого блока 26сравнения уровень логического нуля(наличие изменений 1, то информация, переданная в-ом отсчете (+1)-й строки будет зависеть от результата сравнения (-1)-го отсчета-й строки и 1 -го отсчета (+1)-йстроки, которое производится третьим бпоком 14 сравнения. Если в этих отсчетах есть изменения хотя бы в одном из старших разрядов, то в 1-ом отсчете-й строки будет передана информация об истинном состоянии четырех старших разрядов вторым блоком 21 разрешения записи (фиг.2). Пятый бит этой кодовой посылки будет занят на передачу дополнительной информации, зависящей от результатасравнения в (1-1)-ом и-ом отсче - тах-й строки. Для этого в третьем блоке 22 разрешения записи (фиг.13) произойдет совпадение сигналов и сработает элемент 74 памяти, Сигнал с второго выхода этого блока запретит передачу третьего разряда в блок 18 памяти и в канал связи, для этого второй выход блока 22 соеди нен с четвертым управляющим входом первого блока 21 разрешения записи, и одновременно разрешит запись дополнительной кодовой комбинации в блок 24 пилот-сигнала. При этом передается дополнительная информация в виде 0, если между (1-1)-ым и 1-ым отсчетами 1-ой строки нет отличий, в противном случае передается "1". Если второй блок 12 сравнения гово рит об отсутствии изменений в четырех старших разрядах (уровень логи.ческого 0 на втором выходе и логи. ческой "1на первом выходе), то ф работа устройства будет зависеть от 25 результата сравнения в третьем блоке 13 сравнения, на входы которогосоответственно поданы четыре старших разряда с вторых выходов первого 8 и второго 9 регистров памяти. Если на первом выходе третьего блока 13 сравнения уровень логического "0" ( отсутствие изменений),что в пер - вом блоке 20 разрешения записи наэлементе И 64-2 произойдет совпаде 35 ние соответствующих сигналов и триггер элемента 65-2 памяти разрешит через блок 66-3 совпадения запись в блок 18 памяти, кроме четырех старших разрядов, которые записываются через блок 66-1 совпадения, трехследующих по старшинству разрядов(фиг.20), Одновременно эти же три разряда будут записаны в блок 19 памяти младших разрядов и с его 45 выхода в следующем отсчете информация об этих разрядах будет передана в канал связи блоком 4 коммутации, третий выход которого соединен с выходом блока 19 памяти младших разрядов. Причем четвертый блок 23 разрешения записи передает запись информации о третьем разряде в канал связи дважды, в этом и следующем отсчете.55Разрешающими сигналами являютсясигналы с третьего выхода первогоблока 20 разрешения записи и выхода второго блока 21 разрешения записи. Вместе с информацией о трех младших разрядах в следующем отсчете будет передана информация об изменениях символов, в трех младших, разряпах. Для этого в первом блоке 11 сравнения (Фиг.8) производится сравнение трех младших разрядов блока 18 памяти и второго регистра 9 памяти, Информация о всех изменениях с выхода первого блока 11 сравнения поступает на вход блока 15 выбора передаваемого символа, который выбирает старший из изменившихся разрядрв, а затем посредством блока управления памятью схемами выбора установки младших разрядов установит младшие разряды в соответствующее состояние. Шифратор 16 кодирует номер изменившегося разряда двоичным кодом и передает в канал связи блоком 4 коммутации. Если третий блок сравнения говорит о наличии изменений хотя бы в одном из четырех старших разрядов, то работа устройства определяется четвертым блоком 14 сравнения, на входы которого поданы четыре старших разряда с второго выхода второго регистг ра 9 памяти и выхода третьего регистра 10 памяти. Эта ситуация выделяется элементом И (Фиг,22) второго блока 21 (фиг.12) разрешения записи и запоминается элементом памяти, который разрешает запись информации о четырех старших разрядах в блок 18 памяти и в канал связи через блок 4 коммутации, четвертый вход которого соединен с выходом второго блока 21 разрешения записи, в этом и следующем отсчетах независимо от выхода четвертого блока 14 сравнения, Выходной сигнал четвертого блока 14 сравнения служит для формированйя дополнительных кодовых комбинаций в блоке 24 пилот-сигнала (фиг.15). Для этого на вход 3-триггеров элементов памяти подается сигнал с выхода четвертого блока 14 сравнения. Синхросигнал на С-вход триггеров поступает при соответствующем разрешении с выходов третьего блока разрешения записи. Таким образом, если на входе четвертого блока сравнения уровень логического нуля и на третьем управляющем входе также уровень логического нуля, то в элементах памяти будет записана дополнительная кодовая информа22 1 2431 59 21 10 актойЙаИ Воооды оояувокеодиасо 1 оеж ция "01"фиг.24), в противном случае - "10". Эти комбинации передаются через четвертый блок разрешения записи в блок 4 коммутации после. довательно; первый бит дополнительной кодовой комбинации в одном отсчете, другой - в другом. Если разрешение присутствует на четвертом управляющем входе, то дополнительная информация в виде нОи или "1" в зависимости от сигнала.на втором управляющем входе блока 24 записывается только в один элемент и передается соответственно только во втором отсчете,В таблице приведен алгоритм работы устройства. сжатия цифровых телевизионных сигналов,20Формула изобретения Устройство для сжатия цифровых телевизионных сигналов по авт.св. У 114 б 831 о т л и ч а ю щ е е с я тем, что, с целью уменьшения искажений телевизионных сигналов, в него введены дополнительный элемент задержки и дополнительный блок сравнения, при этом информационный вход дополнительного элемента задержкисоединен с вторым выходом блокапамяти, установочный вход в . с выходом блока установки опорного уровня,тактовый вход - с тактовым выходомблока аналого-цифрового преобразования, управляющий вход - с первым выходом блока управления, а выход - спервым входом дополнительного блокасравнения, второй вход которогосоединен с вторым выходом второгорегистра памяти, выход подключен кпервому дополнительному управляющемувходу третьего блока разрешения записи, второй дополнительный управляющий вход которого соединен с выходом,четвертого блока сравнения,третий дополнительный управляющийвход соединен с первым выходом третьего блока сравнения, дополнительныйустановочный вход соединен с установочным выходом блока управления,дополнительный синхровход соединен счетвертым синхровыходом блока управления, дополнительный выход соединен с дополнительным управляющимвходом первого блока разрешениязаписи и дополнительным управляющим входом блока пилот-сигнала,юодм полусвроцной Мсванадка Ычаспьоюы 20, 2(, 22,24 Жг,5-йф 5 оаоход Я-аулраоход нхробхоо рой первый оыходыТакпюдао чоспоаа Оорулаклюбо иалоп 7 аОпросблока у прас локоВ Опрос оба,7,(ОГ"(. ГЧ Г ьиод схень иьродоб 7,Гинхроинпуль Выходуннирую рееиапр Опрособ Яс(,гг,гОпросокоЮЮ(у Выходвеслаоадодуслаиобочииеб.охи гО,ггО Ф. оюс 4 юж/ Исходное водраиение1243159 ууабваацв бх едуч Агйаахааюмвв бход Маульс ииоана Фоенфю Сиаробход2 уюрайяющщ бх Резилвват сра ювр(с./Ыг +б оанстаб Ющыбхааций Йо Рсщаааа ераб ювай-/Ы-отсе тоб Раэреаение эат иевырех опара раэрлМД+оок таВьиод З,югентРО-/Юьход элемент20.3, раэрешеналиса тостьеразброда вход эленснт ЯО-ЛВмход зленена ХО раэрешен 3 оаиеи трех ю щих разрфдоб Фиг. го Гинкробкод Хупрабпрюаий 5 ходрезультат срабнениой-) и с-го отсцетоб Зупра 0 ляющий бход регулотат сраднениюЯ+го ц (с фб-го отсието оыход элеменгпаХ 1-1 . д длонаг-геигениеина 2/-3 РадР Запи Фиг Е УстаноЫный оход инпульс устоноацныйФупраолааию бходотсч 41243159 разонания. С его выхода семиразрядный параллельный код поступает на суммирующий регистр памяти (РП ) 7 непосредственно через элемент задержки 6 - на строку и на РП 10. Код с суммирующего РП 7 переписывается последовательно в РП 8 и 9. Информация, передаваемая в канал связи че рез коммутатор 4, зависит от результатов сравнения четырех старших разрядов соответствующих отсчетов соответствуюГих строк в блоках сравнения (БС 1 11-14. Элементы 1 -й строки передаются четными отсчетами информацией об истинных значениях разрядов исходного кода. Элементы (3+1)-й строки передаются через отсчет информацией, зависящей от результатов сравнения в БС 12, на который подаются (г)-й и (+1)-й отсчеты 1-й строки, в БС 13, на .оторый подаются (1-1)-й отсчет-й строки и о -й отсчет Ц+1)-й строки, н БС 14, на который подаютс.я (1-1)-й и 1-й отсчеты-й строки, в БС 26, на который подаются (1-1)-й отсчет 1 -й строки и (1-1)-й отсчет (1+2)-й строки. Результаты сравнения поступают на соответствующие блоки 20-23 разрешения записи. Дополнительная информация о характере восстановления не-. достающих элементов формируется блоком 24 пилот-сигнала. Характер дополнительной информации О или1 э а висит о т результата с рав не - ния в БС 1 4 . Введенные элемент з ад ержки 2 5 ( на дв е строки 1 и БС 26 позволяют ис поль з он ать информацию из пре дыдущег о цикла работы о четыр ех старших разрядах ( 1 - 1 ) -г о отсчета ( 1 + 2 ) -й строки . Блок 3 управления обеспечивает синхр онную работу блоков устройства, 24 ил, Изобретение относится к электросвязи, н частности к системам передачи телевизионных изображений, и может быть использовано также в телеграфии, а именно в устройствах с преобразованием кода внутри передатчика, и является усовершенствованием устройства по авт. сн. 9 1146831.Пель изобретения - уменьшение искажений телевизионного сигналаза счет уменьшения искажений наклонных контуров.На фиг.1 представлена структурная электрическая схема устройства для сжатия цифровых телевизионных сигналов; на фиг,2 - структурная схема блока аналого-цифрового преобразования; на фиг.3 - структурная схема блока управления; на фиг,4 структурная схема коммутатора; на фиг.5 - структурная схема элемента задержки; на фиг,6 - структурная схема суммирующего регистра памяти; на фиг.7 - структурная схема второго блока сравнения; на фиг.8 - структурная схема первого блока сравнения, блока выбора передаваемых сигналов, блока управления памятью; на фиг. 9 - структурная схема блокапамяти; на фиг.10 - структурная схема блока памяти младших разрядов;на фиг.11 - структурная схема первогоблока разрешения записи; на фиг.12 5 . структурная схема второго блока раз 101520 25 решения записи; на фиг,13 - струк - турная схема третьего блока разрешения записи; на фиг.14 - структурная схема четвертого блока разрешения записи; на фиг.15 - структурнаясхема блока пилот-сигнал; на фиг.16структурная схема дополнительногоэлемента заггержки; на фиг.17 - характерные искажения наклонных контуров; на фиг.18 - временные диаграммы работы блока унравления; на фиг.19временные диаграммы работы суммирующего регистра памяти; на фиг.20 - временные диаграммы работы первого блокаразрешения записи; на фиг.21 - временные диаграммы работы второго блока разрешения записи;на фиг.22 - временные диаграммы работы третьего блока разрешения записи; на фиг.23 - временные диаграммы работы блока пилот-сигнала, на фиг.24 - временные диаграммы работы четвертого блока разреше,ния записи.Устройство для сжатия цифровыхтелевизионных сигналов (фиг.1) соьхадгг-г блоха) аг со о,еиоги диноиии Усванобочныобходйнпульс устань боцньй. Сиюроинпульс 1 упрабляиицц бход рьдсч/г г упра бляющчч бход результат срабне.ная(с-биаффотсуе.таьупра бляюьаи бх Од Резрыдат срабнеиаяи.(на бькцетао Зупраблйаиад бход Резупьпап) срабнеяая (-3) а с ьюсчетоббюходгг-/ Вььод злененра ггбюход злем ентоггВь/ход гг-б (бщорой бсяходблоха)Вьоод 2 г(пербьй бюход Входение зопопнопн онЬжоцш разреш писи уо ных кодод кЯйоддо ньн кодаи кои о оход разрешение зопиги треозьеео разр)удоВыходной гнал ИокЯЮ 1243159Выход зяенента паог-г ыход менема паиЯзц 24-4 рисов Корректор О,Лугов Составитель Э.ехред М.Ходани трущева едактор 8 б 24о каз 37 писное/5 изводственно-полиграфическое предприятие, г.ужгород оектна 9 опаноооциый оходцпонооо нныйВыход дпона,Г 4эпененп 1 Х 4 -В осудар лам из Москва Тираж твенно бретен Ж,комитета СССРи открытийушская наб., д3держит блок 1 установки опорного уровня, блок 2 аналого-цифрового преобразования, блок 3 управления, коммутатор 4, формирователь 5 кода синхронизации, элемент 6 задержки, суммирующий регистр 7 памяти, первый регистр 8 памяти, второй регистр 9 памяти, третий регистр 10 памяти, первый блок 11 сравнения, второй блок 12 сравнения, третий блок 13 сравнения, четвертый блок 14 сравнения, блок 15 выбора;передаваемых символов, шифратор 16, блок 17 управ ления памятью, блок 18 памяти, блок 19 памяти младших разрядов, первый блок 20 разрешения записи, второй блок 21 разрешения записи, третий блок 22 разрешения записи, четвертый блок 23 разрешения записи, .блок 24 пилот-сигнала, дополнительный элемент 25 задержки, дополнительный блок 26 сравнения.Блок аналого-цифрового преобразования (фиг.2) содержит аналогоцифровой преобразователь 27, генератор 28 опорного напряжения, так - товый генератор 29, формирователь 30 коротких импульсов.Блок управления фиг.3 содержит делитель 31 тактовой частоты, делитель 32 строчной частоты, цифровую линию 33 задержки, элемент И-НЕ 34.Коммутатор (фиг.4) содержит блок 35 выбора первого разряда кода канала, элементы ИЛИ-НЕ 36 и 37, элемент ИЛИ 38, блок 39 выбора второго разряда кода канала, блок 40 выбора третьего разряда кода канала, блок 41 выбора четвертого разряда када канала, блок 42 памяти кода канала.Элемент задержки 1 фиг,5) содержит блок 43 формирования адреса, четырехразрядные счетчики 44-1,44-2, 44-3, эпемент 45 памяти, элемент 46- памяти одного разряда.Суммирующий регистр памяти 1 фиг.6 ) содержит элементы ИЛИ-НЕ 47 и 48, блок 49 разрешения записи, элементы ИЛИ-НЕ 50-1,50-2, элементы 51 памяти, элемент 52-1 памяти одного разряда.Второй блок сравнения (фиг.7) содержит блок 53 определения запрещенных изменений, блок 54 определения изменений, блок 55 выбора разрешенных изменений.Блок управления памятью (фиг.8) содержит блоки 56-156-8 запрета блоки 57-157-4 установки младших1124359 5 10 15 20 25 30 35 40 45 50 55 разрядов, блоки 58-158-6 выбораустановки младших разрядов,Блок памяти (фиг.9) содержитэлементы 59-159-7 памяти разрядов кода, элементы ИЛИ 60-1,60-2,элементы 61-1 и 61-2 памяти, цифровые дифференцирующие цепочки 62-162-4, элементы ИЛИ 63-1 и 63-2.Первый блок разрешения записифиг.111 содержит элементы ИЛИ 64-1и 64-2, элементы 65-1 и 65-2 памяти,элементы 66-1,66-2 и 66-3 совпадения, элементы НЕ 67-1 и 67-2.Второй блок разрешения записи(фиг.121 содержит элементы И 68,элемент 69 памяти, блок 70 разрешения,Третий блок разрешения записи( фиг,13) содержит элементы 71 и 72совпадения, элементы 73 и 74 памяти,элемент НЕ 75, элементы ИЛИ-НЕ 76и 77. Четвертый блок разрешения записи ( фиг,4) содержит элементы 78-80совпадения, элементы НЕ 81 и 82.Блок пилот-сигнала (фиг.15) содержит элемент ИЛИ/ИПИ-НЕ 83, элементы 84 и 85 памяти, элементы 86и 87 совпадения, элемент НЕ 88,элемент ИЛИ 89, элементы ИЛИ-НЕ 90и 91, элемент ИЛИ 92,Второй элемент задержки 1 фиг,16)содержит блок 93 формирования адреса,элементы 94 и 95 памяти, элементНЕ 96.Устройство для сжатия цифровыхтелевизионных сигналов работает следующим образом.Входной сигнал поступает на аналоговый вход аналого-цифрового преобразователя 27, на который подаетсятакже напряжение с выхода генератора28 опорного напряжения и короткиеимпульсы с выхода формирователя 30коротких импульсов.Блок 1 установки опорного уровняпредставляет собой последовательноесоединение амплитудного селектораи мультивибратора Амплитудньп селектор выполнен по типовой схеме, на еговход поступает входной аналоговый телевизионный сигнал, а на выходе имеемсмесь синхроимпульсов строчных икадровых, по переднему фронту которых мультивибратор вырабатывает короткие импульсы, служащие для установки соответствующих блоков и схемв исходное состояние, Блок 3 управления содержит делители строчной 32 и тактовой 31 частоты, Делители собраны на Э -триггерах в счетном режиме. На Й -вход делителя 31 тактовой частоты поступает установочный сигнал с выхода блока 1 установки опорного уровня, этот же сигнал поступает на С-вход делителя 32 строчной частоты. Выходные сигна лы снимаются с прямых и инверсных выходов триггеров. Одновременно тактовая частота поступает на вход цифровой линии 33 задержки, которая представляет собой последовательное 15соединение элементов ИЛИ с отводами. установочный выход получаетсяпри совпадении на элементе И-НЕ 34шестого отвода цифровой линии задержки и инверсного выхода делителя 2031 тактовой частоты. Коммутатор состоит из блоков выбора разрядов кода канала 35,39,40,41 и блока 42 памяти кода канала. Общий вход двух входовых элементов ИЛИ 35, 39,40,41 соответствует второму управляющему входу блока 4 коммутации, общий вход трехвходовых элементов ИЛИ 35,39,40, 4 соответствует первому управляющему входу блока 4 коммутации, с. вто - 30 рым управляющим входом по ИЛИ объединяются разряды с второго входа блока 4 коммутации, с сигналом на первом управляющем входе объеди-: .няются в блоках 35, 39, 40, 41 сигна лы с четвертого входа блока 4 коммутации. Кроме того, в блоках 35, 39 дополнительно объединены сигналы первого входа блока 4 коммутации, а на схемах 40 и 41 сигналы с третьего 40 входа блока 4 коммутации. Блок 42 памяти кода канала представляет собой линейку из пяти 2 -триггеров,на 3-входы которых заведены выходы блоков выбора разрядов кода каналов 35, 45 39, 40, 41, на пятый триггер сигнал с пятого входа блока 4 коммутации, а на С-входы заведен синхро-сигнал синхровхода блока 4 коммутации, Выходы триггеров блока 42 памяти кода 50 канала являются выходами блока 4 коммутации и всего устройства. Фор 1 мирователь 5 кода синхронизации представляет собой мультиплексор, на входе которого задан определен ный код и который списывается вфканал связи при прохождении установочных импульсов с выхода блока 1 установки опорного уровня, Первый элемент 6 задержки собран на элементах памяти объемом 1024 бита по одному на кажлый разряд и блоке 43 формирования адреса. Блок 43 формирования адреса представляет собой десятиразрядный счетчик,последовательное соединение трех четырехразрядных счетчиков, установка в исходное состояние которого производится импульсом с установочного входа элемента 6 задержки, а запуск - с тактового входа. Выходы счетчиков подключены к соответствующим адресным входам элементов памяти, Перевод из режима записи в режим считывания производится по сигналу с управлякщего входа, который соединен свходом управления элементов памяти. Суммирующий регистр 7 (фиг.6) представляет собой два элемента ИЛИ-НЕ 47 и 48, блок 49 разрешения записи, и элемент 51 памяти. На общий вход элементов ИЛИ-НЕ подан сигнал с первого управляющего входа суммирующеФ го регистра 7 памяти, на два других входа поданы соответственно сигналы второго и третьего управляющих входов, Блок 49 разрешения записи представляет собой семь элементов ИЛИ в . На общие входы элементов поданы управляющие сигналы с выходов элементов ИЛИ-НЕ 4 и 48, а на другие входы информация с соответствующих выходов блока 2 аналого-циф - рового преобразования и элемента 6 задержки, выходы схемы 49 разреше-, ния записи поступают в элемент 51 памяти, представляющий собой линейку 2 -триггеров 52-1, по одному на каждый разряд, входным является Р-вход триггеров, на С-вход которых подан синхросигнал с синхровхода. Первый выход суммирующего регистра 7 памяти соответствует прямым выходам триггеров элемента 51 памяти, а второй выход - инверсным выходам П-триггеров. Первый 8 и второй 9 регистры памяти представляют собой линейки триггеров по одному на каждый разряд. Запись информации происходит по Г -входу при поступлении на синхровход (С-вход триггеров) синхросигналов. Прямые выходы триггеров являются первыми выходами регистров, инверсные выходы - вторыми выходами регистров 8 и 9 памяти. Тре 243159тий регистр 10 памяти представляет собой линейку из четырех 0 -триггеров для четырех старших разрядов и элемент ИЛИ, выход которой заведен на С-вход триггеров, а на входы поданы сигналы первого и второго управляющих входов и синхровхода, Выходом третьего регистра 10 памяти являются инверсные выходы триггеров. Пер- О вый блок 1 сравнения (фиг,8 представляет собой три элемента ИСКЛЮЧАЮЩЕЕ ИЛИ для трех младших разрядов, на одни входы которых поданы соответствующие младшие разряды с первого выхода второго регистра 9 памяти. Выходы элементов ИСКЛЮЧАЮШЕЕ ИЛИ являются выходом блока. Второй, четвертый и пятый блоки сравнения выполнены по одинаковой схеме (фиг.7 20 и состоят из блока определения изменений 54, определения запрещенных изменений 53 и блока 55 выбора разрешенных изменений. Блок 54 определения изменений представляет соЪой четыре элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, которые производят сравнение четырех старших разряцов, поступающих напервый и второй входы блока 12, Блок 53 опрецеления запрещенных изме нений также состоит из элементовИСКЛЮЧАЮЩЕЕ ИЛИ, соответствующиевыходы которых объединены по ИЛИ, блок выбора разрешенных изменений состоит из элементов ИЛИ и ИЛИ-НЕ, 35 которые с учетом запретов от блока 53 пропускают информацию о наличии изменений хотя бы в одном из четырех старших разрядов, полученную в блоке 54. Второй выход блоков 12 40 и 14 сравнения является инверсией первого выхода. Третий блок 13 сравнения представляет собой объединение по ИЛИ четырех элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, на входы которых заведены 45 четыре старших разряда с первого и второго входов, Блок 15 выбора передаваемого символа представляет собой два блока запрета (фиг.8). Наличие изменение символа в более старшем разряде блока 11 запрещает прохождение информации об изменениисимвола в более младшем разряде в блоке 15. Выходы блока 15 являются инверсией один относительно друго го. Щифратор 16 представляет собой собственно шифратор и элементы ИЛИ, объединяющие выход и второй вход шифратора 6. Их выход является выходом шифратора 16. Блок 17 управления памятью ( фиг.й представляет собой восемь блоков 56-156-8 запрета, четыре блока 57-157-4 установки младших разрядов, шесть блоков 58-158-6 выбора установки младших разрядов. Блоки 57-1 и 57-2 установки младших разрядов устанавливают одновременно три младших разряда блока 18 памяти при записи в него информации об истинном состоянии четырех старших разрядов, для этого их выходы подаются соответственно на и, и Ь -входы триггеров элементов памяти трех младших разрядов блока 18 памяти, Блоки 57 - 3 и 57-4 установки младших разрядов устанавливают два младших разряда блока 18 памяти, для чего их выходы также поданы на Ри 5 -входы триггеров элементов памяти блока 18 памяти, Для установки младших разрядов лишь от самого старшего из изменившихся разрядов служат блоки 56-156-8 запрета, на один вход которого подаются продифференцированные импульсы с прямых выходов триггеров старших разрядов блока 18 памяти, а на вторые запрещающие входы - с инверсных выходов триггеров блока 118 памяти. Для установки младшихраз рядов в с о отв етс твни с принятым алгоритмом обработки по сигналам от блока 15 выбора передаваемого символа служат блоки 58-158-6 выбора установки младших разрядов, объединенные выходы которых соответствуют первому входу блока 17 управления памятью, а на вторые входы подается информация с прямых и инверсных выходов элементов памяти младших раз - рядов блока 18 памяти, Выходы блоков 58-158-6 выбора установки младших разрядов также подаются на Р и Я -входы триггеров элементов памяти блока 18 памяти.Блок 18 памяти представляет собой семь, по одному на каждый разряд, элементов памяти 59-159-7 ( фиг.9). Четыре элемента 59-159-4 памяти для старших разрядов собраны по одинаковой г схеме и представляют собой элемент ИЛИ (,на фиг.9 раскрыт один элемент иэ четырех), элемент памяти и цифровые дифференцирующие цепи. Сигнал с установочного входа подается нася сигналы с синхровхода, первого ивторого управляющих входов, на элемент 64-2 еще подан сигнал с третьего управляющего входа. Выходы элементов И 64-1 и 64-2 подкпючены к-входам триггеров элементов 65-1и 65-2 памяти, на Й -входы которыхзаведен сигнал с установочного входа. Первый блок совпадения пропускает на выход четыре старших разрядас выхода первого блока 20 разрешения записи при совпадении их с сигналом на первом управляющем входе,второй блок совпадения пропускаеттретий разряд при разрешении на выходе элемента 65-1 памяти и четвертом управляющем входе, третий блоксовпадения пропускает три младшихразряда при соответствующем состоя 40 50 1 -вход триггеров, на которых собраныэлементы памяти, на С-вход подансигнал с синхровхода, на 3 -входподается сигнал с вьгхода элементаИЛИ, на вход которого заведены сигналы с второго и четвертого входовблока 18 памяти. Выходы элементапамяти подключены к цифровым дифференцирующим цепочкам, выполнены по 10типовой схеме. Элементы памяти длямладших разрядов 59-559-7 отличаются добавлением элементов ИЛИдля третьего разряда, расширяющимивозможность установки триггеров элементов памяти в нужное состояние поМ и Я -входам, У элементов 59-6и 59-7 памяти отсутствуют цифровыедифференцирующие цепочки, Входнымсигналом для них является третийвход блока 18 памяти, Первый выходблока 18 памяти образуют прямые выходы триггеров элементов 59-5,59-6,.59-7 памяти, Второй выход блока 18памяти образуют выходы цифровых дифФеренцирующих цепочек элементов159-159-5 памяти прямые и инверсные входы триггеров элементов 59-559-7 памяти. Блок 19 памяти младшихразрядов представляет собой линейку ЗО(фиг.0) из трех триггеров, наТ 1-входы которых поданы младшие раз.ряды кода с второго выхода первогоблока 20. Первый блок 20 разрешениязаписи представляет собой (фиг.11два элемента И 64-1, 64-2, два элемента 65-1 и 65-2 памяти, три блока66-1,66-2,66-3 совпадения и элементНЕ 67-1. На оба элемента И подаютнии элемента 65-2 памяти, выходы третьего разряда схем 66-2 и 66-3 объединены и вместе с выходами остальных двух младших разрядов схемы 66-3 являются вторым выходом первого блока 20 разрешения записи. Выход элемента 65-1 памяти являетсяФтретьим выходом первого блока 20 . разрешения записи. Второй блок 21 разрешения записи представляюет собой фиг.12,) элемент И 68, элемент 69 памяти и блок 70 разрешения. На входы элемента И подаются сигналы с второго и третьего блока. Выход элемента И подается на-вход Р-триггера элемента 68 памяти, на Р-вход которого подается сигнал с установочного входа. блока. Выход триггера и сигнал первого управляющего. входа является разрешающим сиг-.налом для блока 70 разрешения, который представляет собой четыре схемыИЛИ-НЕ по одной на каждый разряд,на один вход которых подан сигнал свыхода блока 69, а на другие входысигнал с первого управляющего входаи входа второго блока 21 разрешениязаписи выходом которого являютсявыходы элементов ИЛИ-НЕ блока 70разрешения; Третий блок разрешениязаписи (фиг.131 представляет собойдва блока 1 и 72 совпадения, дваэлемента 73 и 74 памяти, элемент НЕ,два элемента ИЛИ-НЕ, При совпадениина первой 71 или второй 72 схеме совпадения на их выходе получается короткий импульс, который управляеттриггером элемента 73 или 74 памяти.Установка их в исходное состояниепроизводится импульсами с установочного входа, который заведен нак-вход триггеров. Выходы триггеровэлементов 73 и 74 памяти объединеныпо ИЛИ согласно схеме (Фиг.13). Четвертый блок 23 разрешения записи1(фиг,14) представляет собой дваэлемента НЕ 81 и 82 и три блока78 - 80 совпадения, выходы которыхобъединены по ИЛИ и являются выходом блока 23. На входы первого блока 78 совпадения поданы сигналывторого и первого входов блока 23,на второй блок 80 совпадения поданысигналы третьего и проинвертированных сигналов первого и пятого входов, на третий блок совпадения поданы сигналы четвертого, пятого и про 1243159 12инвертированного первого входа блока 23. Блок пилот-сигнала 24 ( фиг.151 представляет собой элемент ИЛИ/ИЛИНЕ 83, два элемента 84 и 85 памяти, два элемента ИЛИ-НЕ 90 и 91, два блока 86 и 87 совпадения, элемент НЕ 88, два элемента ИЛИ 89 и 92. На вход элемента 83 подается сигнал с второго управляющего входа блока 24 пи О лот-сигнала, а выходы его прямой и инверсный подаются на Э -входы триггеров элементов 84 и 85 памяти, на С-входы 84 подан сигнал с выхода блока 90, а на С-вход 85 подан объе диненный по ИЛИ на блок 92 сигнала блоков 90 и 91. На Ч -входы подан установочный сигнал, выходы элементов 84 и 85 памяти поданы на блоки 86 и 87 совпадения, на вторые входы 20 которых подан сигнал с первого управляющего входа блока 86, проинвертированный сигнал с первого управляющего входа блока 87. Выходы блоков совпадения объединены по ИЛИ на 25 элементе 89. Второй элемент 25 задержки (фиг.16) представляет собой блок 93 формирования адреса, два элемента 94 и 95 памяти, элемент НЕ 96. Управление блоком 93 формиро вания адреса И ее соединения с элементами памяти аналогичное как и у первого элемента 6 задержки (фиг.5).Элемент 96 управляет режимом "Запись считывание" элементов памяти.35Информация, передаваемая в канал связи, зависит от результатов сравнения четырех старших разрядов соответствующих отсчетов, соответствующих строк во втором, третьем и 40 четвертом и пятом блоках 11 - 14 сравнения, и является результатом двумерной обработки исходного. цифрового сигнала. Элементы 1 -й строки передаются в канал связи через четные 45 отсчеты информацией об истинных значениях разрядов исходного кодакоммутатора 4, второй вход которого соединен с вторым выходом второго регистра 9 памяти. Элементы (1+1)-й 50 строки передаются в канал связи коммутатором 4 также через отсчет информацией, зависящей от результатов сравнения: во втором блоке 12 сравнения на первый и второй входы кото рого поданы с вторых выходов второго регистра 9 памяти и суммирующего регистра 7 памяти соответственно четыре старших разряда (1-1)-го и Ц+1)-го отсчетов-ой строки; втретьем блоке 13 сравнения, на пер - вый вход и второй вход которого поданы четыре старших разряда с вторых выходов второго и первого регистров 9 и 8 памяти соответственно (1.-1) - го отсчета , -й строки и 1 -го отсчета (1+)-й строки; в четвертом блоке 14 сравнения на первый и второй входы которого поданы четыре старших разряда с второго выхода второго регистра 9 памяти и выхода третьего регистра 1 О памяти соответственно (-1)-го и -го отсчетов 1 -и строки, а также в до - полнительном блоке 26 сравнения на первый и второй входы которого пода ны четыре старших разряда с второго выхода второго регистра 9 памяти и выхода второго элемента задержки соответственно (-1) - й отсчет 1 -й строки и (1-1) -й отсчет (1+2)-й строки, Если в результате сравнения (-1)-го и (+1) -го отсчетов 1-й строки окажется что хотя бы в од 1ном из старших разрядов есть изме( нения, то в (-1)-ом отсчете-й строки будет передана информация об истинном состоянии пяти старшихразрядов кода. Информация о пятом разряде будет передана вместе с информацией об истинном состоянии четы рех старших разрядов четвертым блоком 23 разрешения записи, третий вход которого соединен с вторым выходом второго регистра 9 памяти, а выход соединен с третьим входом блока 4 коммутации. В 1 -ом отсчете (+1)-й строки также будет передана .информация об истинном состоянии пяти разрядов исходного кода. Если пятый блок сравнения имеет на выходе уровень логической единицы, это говорит о том, что между (1-1)-ми отсчетами -й и (+2)-й строки нет отличий в четырех старших разрядах. При этом четыре старших разряда передаются блоком 4 коммутации, четвертый вход которого соединен с выходом второго блока 21 разрешения записи, а пятый разряд будет передан также, как и в предыдущем случае. При этом восстановление недостающих элементов будет следующим: (д)-й отсчет Ц+1)-й строки восстанавливается как 1 -й отсчет-й1 О Если на выходе второго блока 12сравнения уровень логического нОнотсутствие изменений в старших разстроки а-й отсчет-й строки такой же как 1 -й отсчет (3+1) -й строки. Если на выходе пятого блока 26 сравнения уровеньлогического5 нуля, что говорит о наличии изменений хотя бы в одном иэ четырех старших разрядов соответствующих ,отсчетов, то необходимо дополнительно провести еще два сравнения: (1-1)-го отсчета 1 -й строки и- го отсчета (1+1)-й строки в третьем, блоке 13 сравнения и (1-1)-го и 1 -го отсчетов-й строки в четвертом блоке 14 сравнения. Если на вто ром выходе третьего блока сравнения уровень логического нуля, калнсчие изменения, то и 1-ом отсчете (3+1)-й строки будет передана информация об истинном состоянии четырех старших разрядов исходного кода вторым блоком 21 разрешения записи через блок 4 коммутации и дополнительная информация о характере восстановления недостающих элементов. 25 блоком пилот-сигнал 24, четвертый управляющий вход которого соединен с вторым выходом третьего блока 22 разрешения записи, Характер дополнительной информации "О" или "1" за висит от результата сравнения в четвертом блоке 14 сравнения. Если между (1-1)-ым и ъ -ым отсчетами-й строки есть отличия в старших разрядах, то дополнительная информация "0" говорит о том, что восстановление недостающих элементов будет: (1-1) -й отсчет Ц+1)-й строки и 1 -й отсчет 1 - й строки такие же, как 1 -й отсчет Я+1)-й строки. Если на выходе четвертого блока сран нения уровень логического нуля, отсутствие изменений, то дополнитель ная информация "1" говорит об ином характере восстановления недостаю щих элементов: (1-1) -й отсчет (3+1) -й строки и (-.1)-й отсчет-й строки восстанавливаются как (1-1) -й отсчет-й строки. При этом сигнал с второго выхода третьего блока 2250 сравнения по четвертому управляющему входу первого блока 20 разрешения записи запретит передачу информацииФо третьем разряде в г -ом отсчете Ц+1) -й строки.55 рядах (г) - го и (1+1)-го отсчетов 1 -й строки, то информация, переданная в 1 -ом отсчете, будет зависеть от результатов сравнения н третьем 13 и четвертом 14 блоках сравнения. Если на первом выходе третьего блока 13 сравнения уровень логического 0 - отсутствие изменений, то в.1 -ом отсчете Ц+1) -й строки будет передана информация об истинном состоянии трех следующих по старшинству разрядов (г)-го отсчета 1 -й строки с выхода блока 19 памяти младших разрядов по третьему входу блока 4 коммутации, и информация об изменеФ ниях символов младших разрядов 1 -го отсчета Ц+1)-й строки относительно (1-1)-го отсчета-й строки также блоком 4 коммутации, первый вход которого соединен с выходом шифратора 16. При этом сигналы с выхода третьего блока 22 разрешения записи и третьего выхода первого блока 21 разрешения записи разрешат через четвертьпл блок 23 разрешения записи, с которым они соединены (соответственно первый и пятый входы ), запись младшего разряда с ныхода блока 19 памяти младших разрядов в память блока 4 коммутации в(1-1) -ом и 1 -ом отсчетах. Если в четырех старших разрядах (г)-го и (+1)-го отсчетон-ой строки нет изменений,а в результате сравнения н третьем блоке 13 сравнения (1.-1)-го, 1отсчета-й строки и 1 -го отсчета (Зл 1)-ой строки есть отличия, то переданная информация зависит отре- зультата сравнения (1.-1)-го и 1-го отсчетов 1 -1 л строки в четвертом блоке 14 сравнения. Если на выходе четвертого блока 14 сравнения уро- вень логической единицы, что говорит о наличии изменений в старших разрядах, то н 1 -ом отсчете в канал связи будет передана информация об истинном состоянии четырех старших разрядов 1 -го отсчета (3+1)-ой строки: с вьгхода второго блока 21 разрешения записи и блок 24 пилот-сигнала выра. ботает дополнительную комбинацию "10", которая будет передана в канал связи блоком 4 .коммутации через четвертый блок 23 разрешения записи. Во всех случаях восстановление недостающих элементов будет: (1-)-й отсчет Я+1)-й стро 12431591615ки, такой же как (-1)-й отсчет -й строки, а 1 -й отсчет 1-й строки такой же как-й отсчет (1+1)-й строки. Если на выходе четвертого блока 14 сравнения уровень логического нуля ( 1 тсутствие изменений), тоЭв-ом отсчете в канале связи будет передана информация об истинном состоянии четырех старших разрядов 10-го отсчета и блок 24 пилот-сигнала выработает кодовую комбинацию "01", первый бит которой будет передан в (д)-ом отсчете ) -й строки, а второй - в-ом отсчете (+1)-й строки. 15 Восстановление недостающих элементов на приемной стороне: (х)-й отсчет (+1)-й строки будет восстановлен как-й отсчет (+1)-й строки, а 1 -й отсчет ) -й строки - как (д)-й 20 отсчет 1 -й строки.1В результате, когда входной аналоговый сигнал поступает на входы блока 1 установки опорного уровня и25 блока 2 аналого-цифрового преобразования, селектор блока 1 установки опорного уровня выделяет из аналогового сигнала синхросмесь, а соединенный последовательно с селектором30 мультивибратор вырабатывает по переднему фронту синхроимпульсов положительные импульсы, которые. служат для установки всего устройства в исходное состояние. Для этого установочные импульсы подаются на Р -входы триггеров элементов памяти блока 18 памяти, на установочные входы счетчиков схем формирования адреса элементов 6 и 25 задержки, Й -вход триггера делителя тактовой частоты блока 3 управления и на С-вход триггера делителя строчной частоты для получения полустрочной частоты (Фиг.3) . Одновременно этот же импульс подается на вход формировате ля 5 кода синхронизации. За время этого импульса формирователь кода синхронизации вырабатывает специальные кодовые посылки, которые обозначают начало строки. В канал эти посыл 0 ки передаются блоком 4 коммутации через шифратор 16. Аналого-цифровой преобразователь блока 2 аналогоцифрового преобразования (Фиг.2) преобразует входной аналоговый сигнал в цифровую форму. Семиразрядный параллельный код поступает на выход блока 2 аналого-цифрового преобразования с тактовой частотой, определяемой по теореме Котельникова в зависимости от верхней граничной частоты преобразуемого сигнала.чТактовая частота, поступающая на тактовый вход блока, служит для запуска счетчиков адреса схемы формирователя адреса элементов задержки 6, 25 и для получения полутактовой частоты в блоке 3 управления (фиг.18). Элемент 6 задержки записывает информацию о состояниях разрядов с выходаблока аналого-цифрового преобразования 2 во время отрицательной полу- волны полустрочной частоты на управляющем входе элемента 6 задержки(Фиг,5) и разрешает считывать информацию во время положительной полу-. волны.,Таким образом на входах суммирующего регистра 7 памяти (фиг.6)мы одновременно имеем информацию оЦ+1)-ой строке из элемента 6 задержки и информацию о 1 -ой строки с выхода блока 2 аналого-циФровогопреобразования. Управляющие сигналына первом, втором и третьем управляющих входах позволяются посредством схем разрешения записи блока записать в элементы памяти четные отсчеты - ой строки и нечетные отсчеты (1+1)-ой строки (фиг.19), Одновременно комбинация на первом и втором управляющих входах третьего регистра 10 памяти позволит записать в него информацию о четырех старших разрядах нечетных отсчетов 1-ой строки. Синхронизация записи во все регистры памяти, как и синхрониза-. ция работы всего устройства в целом осуществляется импульсами синхронизации с первого, второго, третьего, четвертого и пятого синхровыходов (фиг.18) блока 3 управления.Установочный выход блока 3 управления служит для установки в исходное состояние элементов памяти первого 20, второго 21 и третьего 22 блоков разрешения записи и блока 24 пилот- сигнала. Информация с выхода суммирующего регистра 7 памяти переписывается последовательно в первый 8 и второй 9 регистры памяти. Таким образом одновременно имеется информация о (д)-ом отсчете-й строки 1 второй регистр 9 памяти), 1 -ом отсчете (1+1)-й строки (первый регистр 8 памяти), (+1)-ом отсчете