Скалярный умножитель векторов

19) 111) ГОСУДАРСТВЕННЬЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЦТИЯМПРИ ГКНТ СССР 21) 22) 46) 71) шин, работ версальных ронанных в систем. И повышение специали зитройств иявляется путем соувеличсел принаружных ния однор ьчя разря езначите. ячкин о СССР1975,СССР выводтрат в, сокрари сохраости уст блокельных э цения ненни лит ель роиств ввода ементо одержиислитовани(57) Изобретение относитсявой нычислительной техникебыть использовано при постр 1,КТОРОВ к циАро- может ульт иплексоотнет7 ил. хр они 3 з.п ции с А - лы,(72) (53) (56) Р 56А Р 90 СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНРЕСПУБЛИН 4445295/2422. 06 .8807.01.91. Бюл, 110 1Институт кибернетики.М, Гл ушковаБ.А.Вышинский и 1 О.Я.Л68 1.325(088.8)Авторское свидетельств963, кл. С 06 Р /52,торское свидетельство814, кл . С 06 Р 7/52,5)5 0 06 Р /52, 5 3 ающих н алг еор е манин, а также ычислительных ус елью изобретениятехнологичностидиого устройстганости картежа чиьном количестве ппаратурных заысокой произвоа, Устройство матрицу 2 выв, блок 3 суммир 4, блок 5 синтвующими связями=(3/и+1)+2+1 с/2)Г, где 1 с=1 орр. При организации загрузки матрицы вычислительных элементов "волной" компонентынового вектора скалярного произведе 5ния можно вводить через (п+3+1 с/2)актов. При большой значности представ"ляемых чисел и размерности вычисляемой матрицы при результирующем суммировании двухрядного кода иногда пренебрегают младшими К разрядами иокругление накопленной суммы начинаютс (1 с+1) разряда. При этом времяпередачи переносов сокращается с3=(2 п+с+1):2 до 1: =(2 п+1):2=(п+1) так 3тов время вычисления скалярного про 4,изведения до Т= + +с =(Зп+6)ь==3(п+2) ь, а загрузку компонент. векторов следующего скалярного произведения можно. начинать при организациизагрузки матрицы "волной" через (п+3)такта,Если описанного скругления с(1 с+)-го разряда не производить, топри параллельной загрузке матрицы 25компоненты векторов следующего скалярного произведения можно вводить через(2 п+1 с/2) тактов, а при загрузке "волной" через (и+1 с/2+3/2) тактов, когдатп=п+1 . ЗОУскорение загрузки до (и+1) -готакта возможно за счет сквозного параллельного переноса по всей разрядной сетке блока суммирования путемгруппового параллельного переносапри разбивке разрядной сетки блокасуммирования на группы.Результат обработки в блоке 3 суммирования двухразрядного кода фиксируют на третьих 73 выходах (2 п+1 с+1)разрядного сумматора. Пн равен результату скалярного умножения двух векторов, где произведение и каждая изкомпонент его представлены (п+1) разрядным числом в дополнительном коде.Выходы 73 старФх (2 п+1) разрядовблока суммирования подключены к (2 п+1)инцормационному входу мультнплексо"ра 4, адресные входы которых соответственно подключены к (2 п+1) выходу "блока 5 управления, Поэтому при развертке адресов мультиплексора с еговыхода последовательно разряд эа раз"рядом выводят значения результата суммирования в различных вариантах, требуемых по алгоритму - все (2 п+1) разряд, начиная со старшего младшего илизнакового, только старшие (и+1) разряди тд При умножении матриц большой размерности целесообразно испольэовать и младшие разряды, т.е. все (2 п+1 с+1) разрядов результата. При этом в мультиплексоре 4 могут быть добавлены К информационных и соответствующих им адресных входов.Введение блока преобразования кода, узла установки регистра узла управления, которые объединены в блок ввода для каждой строки матрицы вычислительных элементов Обеспечивает реализацию алгоритма умножения чисел, представленных дополнительным кодом. Если числа сомножители представлены в скалярный умножитель в виде, удобном для умножения, т.е. множитель положительный, а множимое в обратном или даже в дополнительном коде с учетом преобразования кода множителя, то блок преобразования кода можно исключить, а узел управления упрощается, При отсутствии коррекции отпадает надобность и в схемах 2 И и 2 ИЛИ на входе первого вычислительного элемента кажной строки, Выходы обоих триггеров первого регистра памяти следует заводить непосредственно на входы конъюкции первого коммутатора. Триггеры 1 К-типа могут быть заменены на другие, но при этом необходимо использовать некоторые логическиеэлементы на входе. Возможна реализация элементов блока ввода в другом базисе. Это замечание справедливо и кпостроению других узлов и блоков устройства.В устройстве предусмотрены К старших разрядов для выполнения операциинакопления чисел (произведений парсомножителей), однако если сомножители нормализованы таким образом, чтоучтено возможное переполнение заранее,то устройство можно сделать на К разрядов меньше,Генератор тактовых импульсов работает следующим образом.аВключение питания автоматически вызывает автоколебательный процесс вмультивибраторе, собранном на первыхдвух элементах 2 И-НЕ, с их выходов 73и 80 получают тактовые сигналы 1 и 2(фиг. 10). Частота колебаний определяется времязадающей КС-цепочкой.Третий и четвертый элемент 2 И-НЕ вырабатывают противогазные импульсы 1и 2, которые снимают. с выходов 81 и 28.Выработка сигналов управления У 1, У 2, УЗ узлом 1) управления коррекцией обеспечивает выполнение операции умножения чисел в дополнительном коде и коррекцию (по знаку множимого) в конце операции. Временная диаграмма (фиг. 11) определяет временную после р довательность управляющих сигналов и их привязку к тактовым импульсам. Формула из обр ет ения151. Скалярный умножитель векторов, содержащий блок ввода, матрицу вычислительных элементов, блок суммирования, содержащий 2 п+1+1 сумматоров, мультиплексор на 2 п+1, информационный 2 О вход (и+1 - число информационных разрядов сомножителей, включая один знаковый) и блок синхронизации, причем9. омглхчгеэип матора блока суммирования подключен соответственно к Я-му (Я=1, (2 п+1 информационному входу мультиплексора, выход которого подключен к выходу устройства, о т л и ч а ю щ и й с я тем,что, с целью повыщ ти за счет создани ройства, увеличени жа чисел при незна ния технологичн однородного ус разрядности ко ительном количе теве наружных выводов, сокращения апаратурных затрат при сохранении высо.5кой производительности устройства,блок ввода состоит из щ элементовввода, матрица вычислительных элементов состоит из щ ст 1 ок вычислительныхэлементов, в каждой из которых имеется и+1 с+1 вычислительных элементовЬ=1 о 8 щ), блок суммирования состоитиз (2 г+1+1)-го разрядного сумматора,причем в каждом г-м (г=Г,щ) элемектеввода информационный вход подключен 45к г-му (г=Т,щ) информационному входуустройства, а первый, второй и третийуправляющие входы подключены к соответствующим выходам блока синхронизации, в Я-х (Я=12 вычислительных элементах первый и второй входы соединены соответственно с первым и вторымвыходами г-го элемента ввода, в Б-х(Б=2,п) вычислительных элементах -соответственно с первым и вторым выходами (Я)-го вычислительного элемента, в Я-х (Я=(п+1), (и+1 с+1 вычислительных элементах первый вход Б-го вычислительного элемента соединен с первым выходом (Б)-го, установочные входы все вычислительных элементов г-й (г=Г,щ) строки подключены к установочному выходу г-го (ггв =1,щ) элемента ввода; второй и четвертый информационные выходы Я-го (Я=2,п) ,вичислительного элемента г-й (г=1, (щ строки соединены соответственно с вторым ино)ормационкым входом (Б)-го и четвертым информационным входом Б-го вичислительного элемента (Г+1) - й СтрОКИ, ПЕрВЫй ИК 11)ОрМацИОН- ный выход Б-го (Б=1, (и+1 с вычислительиого элемента г-й (г=1, Ь+1 строки соединен с первым ин 1)ормационкым входом (Я+1)-го вычислительного элемента (г+1)-й строки, а третий выход Б-го (Б=1, (п+1 с+1 вычислительного элемента г-й (г=1, (щстроки - с третьим икд)ормационным входом Я-го вычислительного элемента 1 г+1)-й 1 г=1, 1 ыстроки; во всех вычислительных элементах матрицы первый, второй, третий и четвертый тактовые входы соединены соответственно с первым, вторым, третьим и четвертым выходами блока синхронизации; первый и второй управляющие входы Б-х (Я=1) вычислительных элементов г-й (г=1,щ) строки подключены соответственно к первому и второму управляющим выходамг-го (гггГ, и) элемента ввода, в г-й (г=1 рщ) строке третий управляющий вход Б-х (Б=2 1 ит)с 1 вычислитель- ных элементов подключен к третьему управляющему входу Б-го (Б=1) вычислительного элемента, а четвертый управляющий вход Б-х (Б=2,п) вычислительных элементов - к четвертому управляющему входу Б-го (Я=1) вычислительного элемента; первый, второй, третий и четвертый тактовые входы элементов ввода подключены к соответствующим выходам блока синхронизации, второй и четвертый информационные выходы Я-го (Я=1,п) вичислительного элемента щ-й строки матрицы соединеныБ соответственно с первым входом Я-го (Б =и-Б+2) сумматора и с вторым входом Я -го (Я п-Б+1) сумматора блока суммирования, а первый и третий инАормационние выходы Б-го (Я=1, (и+1 с и Я=1, (и+1 с+1) вычислительного элемента щ-й строки матрицы соединеныФ соответственно с первым входом Я-го(2 п+1) ) сумматора блока суммированиясоединены соответственно с третьим и(Б+1) -го сумматора соответственно тре-тий выход Я -го (Я =%+1), (2 п+1 с+11сумматора блока суммирования подключен к,Б-му (Я=1, (2 п+1) информационному входу мультиплексора; первыйи второй тактовые входы Я -х (Б =1,й) 1,51сумматоров подключены соответственнок первому и второму ныходал блока синхроцпзации, а Б -го (Я =(и+1), (2 п+1 с+ь, наоборот - соотнетстненно к второму и первому выходам блока синхронизаци 1.2, Умножитель по и. 1, о т.л и -ч а ю щ и й с я тем, что г-й (г=1,ч)элемент ввода состоит из узла ввода,узла управления, узла преобразования 25кода и узла установки регистра; узелввода состоит из двух элементов 2 Иинстэормационный. вход г-го (г=1,в)элемента ввода соединен с входом узлаввода и с информационными входами пер-ЗОного и второго элементов 2 И, тактовыевходы которых соединены с третьим ичетвертым тактовым входами элементаввода, выходы первого и второго элементов 2 И подключены соответственно35к первому и второму выходам узла ввода; узел управления г-го элемента вво"да состоит из элементов 2 И-НЕ, ЗИ и1 К-триггера, 1-нход которого соединенс первым тактовым входом элементаанода, вход синхронизации триггерасоединен с вторым выходом узла ввода,К-вход - с первым управляющим входомэлемента ввода, инверсный выход триггера соединен с четвертью выходом узла управления, а прямой - с третьимвыходом узла управления и с первымвходом элемента ЗИ, второй вход которого соединен с четвертым тактовымвходом элемента ввода, третий вход50элемента ЗИ соединен с первым управляющим входом элемента 2 И-НЕ, с третьим управляющим входом элемента ввода,второй вход элемента 2 И-НЕ соединенс третьим тактовым входом элементаввода, выходы элементов И-НЕ и ЗИЩявляются первым и вторым выходами узла управления и элемента ввода соответственно, узел преобразования кода элемента ввода состоит из 1 К-триггера, двух элементов 2 И - 2 ИЛИ и двух элементов НГ, информационные входы первого и второго элементов И первого элемента 2 И-ИЛИ подключены к первому выходу узла ввода непосредственно и через элемент НЕ соответственно, а управляющие входы - к четвертому и третьему выходам узла управления элемента ввода; выход первого элемента 2 ИИЛИ подключен к первому выходу элемента ввода и узла преобразования кода, 1-вход триггера соединен с третьим выходом узла управления, К-вход - с входом логического нуля устройства, вход синхронизации триггера - с вторым выходом узла ввода и с информационным входом первого и второго элементов 2 И второго элемента 2 ИИЛ 1 соответственно через второй элемент НЕ и непосредственно, управляющие входы первого и второго элементов И второго элемента ИИЛИ подключены к прямому и инверсному выходам триггера соответственно, выход второго элемента ИИЛИ соединен с вторым выходом элемента ввода и узлом преобразонания кода, узел установки регистра состоит из элемента 2 И, первый вход которого соединен с вторым управляющим входом элемента ввода, второй вход - с первым выходом узла преобразования кода и элемента ввода, а выход элемента 2 И - с установочным выходом элемента ввода и узла управления регистром.3. Умножитель по н. 1, о т л и - ч а ю щ и й с я тем, что вьиислительный элемент матрицы состоит из трехвходоного комбинационного сумматора, пяти регистров памяти, трех коммутаторов, а Я-й вычислительный элемент первого столбца (Я=1) г-й (г=1,в) строки дополнительно имеет элементы 2 И и 2 ИЛИ, при этом первый и второй вход вычислительного элемента подключены соответственно к входам первого и второго триггеров первого регистра памяти, выходы которых соединены соответственно с первым и вторым выходами вьиислительного элемента, первый и третий информационные входы ньиислительного элемента подключены к входам первых триггеров соответственно второго и третьего регистров памяти, а второй и четвертый информационные входы вычислительного элемента подключе.- ны соответственно к входам вторых триггеров второго и третьего регистровпамяти; Выходы первых триггеров Второго и третьего регистров памяти соединены соответственно с первыми информационными входами второго и треть.5 его коммутаторов, выходы вторых триггеров второго и третьего регистров памяти - соответственно с вторыми инАОР- мационными входами второго и третьего коммутаторов, первые управляющие вхо О ды второго и третьего коммутаторов соединены с четвертым тактовым входом, а вторые управляющие входы - с третьим тактовым входом вычислительного элемента, первый, второй и третий входы комбинационного сумматора :оответственно соединены с выходами первого, второго и третьего коммутаторов, выхоц переноса комбинационного сумматора соединен с входами обоих триггеров чет Вертого регистра памяти, выход результата комбинационного сумматора - с входами обоих триггеров пятого регистра памяти, выходы первого и второго триггеров четвертого регистра памяти 25 соответственно соединены с первым и вторым информационными выходами вычислительного элемента, а выходы первого и второго триггеров пятого регистра памяти - с третьим и четвертым информационными выходами вычислительного элемента, в Б-х (Б=2, (и+1 с+1 вычислительных элементах третий управляющий вход элемента соединен с первым управляющим входом первого коммутатора; в Б-х (Б=2, п) вычислитель 35 ных элементах четвертый управляющий вход элемента соединен с вторым управляющим входом первого коммутатора, в Б-х (Б=1) вычислительных элементах г-й (г=1,и) строки выходы первого и второго триггеров первого регистра памяти соединены с первыми входами элементов 2 ИЛИ и 2 И соответственно, в Б-х вычислительных элементах (Б=2, (и+к+1 выход первого триггера соединен с первым информационным входом первого коммутатора, в Б-х вычислительных элементах (Б=2,(п+1 с+1 выход второго триггера первого регистра памяти соединен с вторым информационным входом первого коммутатора, в Б-х (Б=2,п) вторые входы элементов.2 И и 2 ИЛИ соединены соответственно с первым и вторым управляющими входами55 Вычислительного элемента, а выходыэлементов 2 ИИЛИ подключены к входампервого коммутатора, первый вход элемента 2 ИЛИ соединен с выходом основного триггера первого регистра памяти, а первый вход элемента 2 И соединен с выходом дополнительного тригге,ра первого регистра памяти, входысинхронизации у нечетных и четныхтриггеров каждого из трех первых регистров памяти вычислительного элемента подключены соответственно квторому и первому тактовым входам, ав четвертом и пятом регистрах памятиу четных и нечетных триггеров - квторому и первому тактовым входамссответственно,ч. Умножитель по п. 1, о т л и ч. а ю щ и й с я тем, что Б-й (Б=1, (2 п+1 с+1) ) сумматор блока суммирования из двух комбинационных сумматоров первого и второго яруса, трех триггеров первого яруса, трех триггеров второго яруса и триггера результата, причем первый, второй и третий входы сумматора подключены к входам соответствующих первого, второго М третьего триггеров первого яруса, а выходы этих триггеров - соответственно к первому, второму и третьему входам комбинационного сумматора первого яруса, выход переноса которого соединен с вторым выходом сумматора, а выход результата - с входом второго триггера второго яруса, выход которого соединен с вторым входом комбинационного сумматора второго яруса, егопервый и третий входы подключены к выходам соответствующих первого и третьего триггеров второго яруса, вхо" ды которых соединены соответственно с четвертым входом сумматора и выходом триггера результата; вход триггера результата подключен к выходу результата комбинационного сумматора второго яруса, выход переноса которого соединен с первым выходом сумматора, тактовые входы триггеров первого яруса объединены и подкчючены к первому тактовому входу сумматора, тактовые входы триггеров второго яруса объединены и подключены к второму тактовому входу сумматора.Изобретение относится к цифровойвычислительной технике и может бытьиспользовано при построении машин,работающих в алгебре матриц, универсальных машин, а также специализированных вычислительных устройств и систем,Целью изобретения является повышение технологичности за счет созданияоднородного устройства, увеличенияразрядности картежа чисел при незначительном количестве наружных выводови сокращения аппаратурных затрат присохранении Высокои производительностиустройства.Па фиг. 1 приведена схема устройства; иа Фиг. 2 - блок ввода; на)иг, 3 - матрица вычислительных элементов; на йиг, 4 - схема вычислитель 0ного элемента; на Фиг, 5 - схема сумматора; на Лиг. б - внутренняя структура сумматора; на Лиг.7 - схема генератора тактовых импульсов; найиг. 8 - внутренняя структура генератора тактовых импульсов; на Аиг. 9схема узла управления; на диг. 10тактовая диаграмма; на йиг . 11 - временная диаграмма; на диг. 12 - внутренняя структура элемента ввода; нафиг . 13 - схема узла установки реги- .стра; на йиг . 14 - 16 - внутренняяструктура вычислительного элемента;на Аиг. 17 - внутренняя структура блока суммирования.Устройство содержит блок 1 ввода,матрицу вычислительных элементов 2,блок 3 суммирования, мультиплексор 4,блок 5 синхронизации. Блок 1 вводасостоит из п 1 элементов б ввода. Матри-,ца вычислительных элементов состоитиз вычислительных элементов 7, Блоксуммирования содержит сумматоры 8.Блок управления состоит из генератора 9 тактовых импульсов и узла 10 управления коррекций,Злемент ввода состоит из узла 11ввода, узла 12 управления, узла 13преобразования кода, узла. 14 установки регистра, Узел ввода. содержит дваэ.цемента 2 И 15, узел управления содержит элемейт 2 И-НЕ 16, элемент ЗИ 17и триггер 18. Узел преобразования кода содержит два элемента ИЛИ-НЕ 19,триггер 20. Узел установки регистра.содержит элемент 2 И 15. Вычислительный элемент содержит пять регистров22 памяти, три коммутатора 23, трехвходовый комбинационный сумматор 24,Кроме того, первые вычислительныеэлементы каждой строки матрицы вычислительных элементов содержат элемент2 И 25 и элемент 2 ИЛИ 26. Сумматорсодержит семь триггеров 27 и два трех -входовых комбинационных сумматора 28.Генератор тактовых импульсов содержитчетыре элемента 2 И - НЕ 29. Узел управления коррекцией содержит счетчик 30,два дешийратора 31 и один дешидратор32 связи между элементами 33-82 устройства.При работе устройства возможны загрузка всех строк матрипы вычислительных элементов одновременно и загрузкастрок матрицы "волной", когда на первом такте (при двухфазной тактировкем Л - лу=с =ь) заносят первые разряды впервую строку, на втором такте во вторую строку матрицы заносят первые разряды, а в первую - вторые разряды.На г-м такте в первую строку заносятг-й разряд первой пары сомножителей,а в г-ю строку - первый разряд г-йстроки.Для определенности рассмотрим параллельную (одновременную) загрузку .матрицы.Число входных шин в устройстве равно п 1 по числу строк в матрице, элементов 6 ввода, инйормационных входов Вблоках ввода и, в целом, в скалярномлумножителе. На 6, в блок ввода заносятзнаковый разряд множителя (В), представленного дополнительным кодом. Онравен Я =1 либо Я =0. В скалярный умножитель через г-й (г=1,ш) инйормационный вход он поступает на инйормационный вход г-го (г=1 ш) блокаУввода. На ь по этим же связям наинйормационный вход г-го элемента бввода поступает знаковый разряд Ядмножимого, В данном случае и далеепри работе скалярного устройства зал л,Оидн такт ( 6 и 1,) В устройстВО.ВВОдят 8-е одноименнйе разряды (первоначально знаковые разряды всех парсомножителей) числовых компонентвектора А(а,а,а) и вектораВ(Ь 1ЪЬ,). Они организованы в пары сомножителей вида (аЬаЬ, а,Ь,), т,е. в г-й строке будут перемножены г-е компоненты векторов А и В, Назначение г-го элемента ввода - развернуть одну последовательность чередующихся бит векторов (ап,Ь) в две параллельные последовательности битов векторов (ап)1619) 54 Герцкова Корректо Лотыпь лен акт ир тиям при ГКНТ СССР осударствеип о комитета по и 1 130.1 5 у Г 1 ос кваж,Прои подственпо-издательский комбинат "Патент", г, Ужгород, ул. Гагарина, 01 Заказ Р НИИ 11 оставитель ехреп Л.Се Подписноебретениям и отаушская наб.,5161925 и (Ь 1,), преобразовать (если необходимо) сомножители в соответствующий код по знаку кода множителя; выдать последовательности бит мцоящмого в прямом (Ь,) или обратном (аь) коде, а множителя - в прямом (Ь,) или дополнительном (Ьр) коде, выработать признак установки регистра множимого в "О" либо "1", выработать признак коррекции (Кор . В) г-го псевдорезультата (или отсутствия ее) по знаку множимого ("1" или "О" соответственно) .С помощью узла 11 ввода г-го элемента 6 ввода коммутируют последовательность битов числа а г тактовым снижением ь, который по тактоъому вхо -7ду 45 второго элемента 2 И разрешает передачу Я-го бита числа апо информационному входу 33 через второй 20 элемент 2 И угла 43 ввода. Последовательность битов числа Ьг коммутируют на тактовом сигнале 7;, который по тактовому входу 44 разрешает передачу Б-го бита Ь 1, по информационному вхо ду 33 через первый элемент 2 И. Таким образом на выходе узла 11 ввода бло - ка 1 Аормируют две последовательности битов: числа а по первому выходу, числа Ь 1, - по второму выходу. Эти вы О ходы одновременно являются вторым и первым соответственно инйормационьм входом узла преобразования кода. Второй выход узла 11 ввода связан дополнительно с первым инйормаионньм входом узла 12 управления.При синхронной с Я подаче импуль 8сов ь на тактовом входе 42 и У 1 по первому управляющему 34 входу узла 12 управления блока 1 ввода, по знаку множителя Я=1 или Я =0 триггер узла управления устанавливают в "1" или "О", Одновременно по цепи первый информационный вход узла преобразования кода - первая схема 2 И второго элемен та 2 ИИИЛИ знаковый разряд Я мноб жителя в коде представления поступает на второй выход узла преобразования хода, который является и вторым выходом г-го элемента 6 ввода, Это возможно потому, что в начальный момент триггер ЕК-типа, например, узла преобразования кода стоит в "О" и своим инверсным выходом открывает первую схему 2 И второго элемента 2 ИИ - 2 ИЛИ. Установка триггера в узле 12 управления в "О" или "1" означает, что знаковый разряд Я множимого, который следует непосредственно за Я, будет 6скоммутирован на первый выход 37 узла преобразования кода в прямом или обратном коде в зависимости от состояния триггера "О" или "1" в узле ввода по цепи второй инд)оркаонньй вход узла преобразования кода - первая схема 2 И или первый элемент НЕ - вторая схема 2 И первого элемента 2 ИИИЛИ соответственно.Таким образом, знак множитсля Я О либо 1 означает что при умножении коммутации числа Ъ будет в коде представления либо с преобразованием его в дополнитсльньй соответственно. При этом все нули младших разрядов и первую единицу коммутируют с первого информационного входа узла преобразования кода на его второй выход, который является вторым выходом блока 1 ввода, в прямом коде, а следующие биты числа - в инверсном коде. Это происходит потому, что первая единица младчего разряда установит ЕК в тригг по входу синхронизации в "1", а следующие старшие биты числа Ъ, коммутируют на цепи первый инйормационнь вход узла преобразоваия кода - второй элемент НЕ - вторая схема 2 И второго элемента 2 ИИИЛИ - второи выход элемент б ввода.Знак множимого, равный Яд=О (если аъ О) и равный Я =1 (если а,(0), которнй определяет потенциал на первом выходе узла 13 преобразования кода, определяет нулевой или единичнь потенциал на установочном выходе 41 узла установки регистра, поскольку импульс И стробируется импульсом У 2 из блока 5 управления (по первому входу 35 узла установки регистра 14 он разрешает коммутацию Я через элемент 2 И узла установки регистра 14), Кроме того, если триггер узла управления установлен в "1", то после выполнения операции перемножения г-и пары чисел на втором управляющем выходе 40 узла 12 управления вырабатывают сигнал коррекции (Кор,В) . Это происходит потому, что элемент 3 И открыт прямым выходом триггера узла управления, импульсом 1;2 (из блока 5 управления) по тактовому входу 45 и управляющим сигналом У 3 по управляющему входу 36 блока ввода 5 и узла 12 управления одновременно. Когда триггер узла управления находится в "О", сигнал "Кор.В" на первом управляющем вьгходе 39 не вырабатывают.Одновременно с сигналом "Кор.В"на первом управляющем выходе 39 и узле 12 управления блока ввода вырабатывают элементом 2 И-НЕ сигнал "Кор .А".5Это выполняется потому, что синхроннос управляащигт сигналом У 3 по второмууправляющему входу блока 1 ввода потактовому входу 44 поступает импульс С,л10Организация работы блока управлетия возможна на базе триггеров другихтипов.По значению Ятт =1 с установочного41 выхода г-го блока ввода все первые 1,триггеры первых регистров памяти Я-х(Б=1, (и+1 с+1 вычислительных элементов 7 устанавливают в "1", так каквсе установочные зходы этих триггеровобьедппепы и подключены к установочному зходу 54 и к выходу 41 г-го(г=1,т) элемента ввода,Бсе первые триггеры первых регистроз памяти вычислительных элементовг - й строки (х=1, и) выполнены на Лвой-т 5ных триггерах (типа ТТ) и организованы в (и+1;+1) - разрядный регистр сдвига (кода мнотдптого), тяк как первыйвход Б-го (Б=1, (и+к+1) ) вьтчислительного элемента (триггера) соединенс первым выходом 48 (Я)-го вычислительного элемента (триггера),Бсе вторые триггеры первых регист-"ров памяти вычислительных элементовг-й строки (г=1,ш) также выполненына двойтых триггерах и аналогичноорганизовань в и-разрядный регистрсдвига (кода множителя), таккак первый вход 55 Б-го (Б=1,п) вычислительного элемента (триггера) соединен спервым выходом 59 (Я) -го вычислительного элемента (триггера,Б р егистр сдвига, ор гани зовапныйпз первых триггеров первых регистровпамяти вычислительных элементов 7 -й 45строки последовательно, разряд заразрядом, начиная со знакового и далее старшими разрядами вперед вводят(а ) коде,В регистр сдвига, аналогично организованньтй из вторых триггеров первых регистров памяти вычислительныхэлементов 7 г-й строки но младшимиФ55разрядами вперед, вводят все п разрядов числа (Ь ) исходного ходя множителч (Ьт) или в дополнительном (Ь)скоде, что равносильно абсолютной величине исходного значения числа Ь . При умножении знаковый разряд множителя всегда (по алгоритму) равен нулю.Текущие Б-е (Б=1, (и+1 разряды г-й пары сомножителей запоминаот в первом и втором триггерах первого регистра памяти,г-й строки вычислительных элементов. Своими значениями на выходе элементов 2 И и 2 ИЛИ они определяются - уровень управляющих сигналов соответственно на третьем 52 и четвертом 53 управляющих входах; уровень сигнала на выходе первого коммутатора Я - го (Я=1) вычислительного элемента г-й строки матрицы. Оч соответствует "1" в случае, когда биты текущих разрядов обоих сомножителей совпадают и равны " 1", и соответствует "0" в остальных случаях.Уровень сигнала на третьем управляющем входе 52, соответствующий "1" или "0" разрешает (запрещает) коммутацию текущих значений первых триггеров первых регистров памяти Я-х (Я=2,п) вычислительных элементов данной строки, а аналогичные уровни сигналов на четвертом управляющем входе 53 разрешают (запрещают) коммутацию текущих значений вторых триггеров первых регистров памяти вычислительных элементов.Таким образом, текуший разряд кода множителя (Ь ) разрешает "1" или запрещает "О" на третьем управляющем входе 52 коммутацию текущего частичного произведения, аормируемого кодом множимого (а) в сумматоры (через их первые входы Б-х (Я=2, (и+К+1 вычислительных элементов г-й строки с запоминанием значений переноса и результата в первых триггерах (их выходы 59 и 61 соответственно) каждого вычислительного элемента. Аналогично текущий разряд кода множимого (а,). разрешает или запрещает "1" или "0" на четвертом управляющем входе 53 коммутацию текущего значения частичного произведения, аормируемого кодом мно" жителя (Ь,) в сумматоры (через их вторые входы) Я-х (Я=2, (ивьтчислительных элементов г-й строки с запоминанием значений переноса и результата во вторых триггерах (их вьг.оды 63 и 62 соответственно) вычислительного элемента.В итоге в каждой г-й (г=1,) строке матрицы вьтчислительньтх элементов с помощью первых регистров памяти вы)ОО),)Г)01)01.110100 Пр.1.1 З) Кор. 1.111:О Рез 1,111000 Рез. числительных элементов, организованных в строке в виде регистра сдвига, формируют частичные произведения по предлагаемому алгоритму, который модернизирует два известных. Первый из них формирует частичные произведения в прямых кодах в виде некоторого треугольника, а второй - в дополнительных кодах. Суть алгоритма в том, что на входах сумматора формируются частичные произведения по правилуЬ,Яд а, а ааЬ ЬЬ а Яд=ОЬ уада, аа,Ъ Ьд а, Юд=О либо 1Ьб)д Ь)дб)да аЬд а 2Ьд ЯдУд Яд СОда ) а 1Суммирование строк приведенной таблицы равносильно таковойЯда) ааьа 4 Ь20ЦдЯда, а а ад ЬЯд Садкаа а ад ЬЯдЯдядЯда 1 айазад ЬФ Таким образом г-я стр ока (г=1, тп) 40матрицы вычислительных элементов позволяет выполнять операцию умножениядвоичных чисел в дополнительных кодах с интерпретацией знаковых разрядов как числовых при одной корректирующей операции, Она состоит в прибавлении кода множителя, полученногопосле преобразования его в дополни -тельный, если исходный сомнояжтельбып отрицательный. При этом по струк 50туре блока ввода корректирующий кодмножителя к моменту коррекции в требуемом виде находится во вторых триггерах первого регистра памяти вычислительных элементов г-й строки матрицы,В умножителе для выполнения операции умножения всех пар сомножителей,которые вводятся последовательно,Отсутствие хоропих алгоритмов для одновременного преобразования кода в дополнительный и его поразрядной передачи в устройстве через элемент ввода и далее в г-ю стр оку чер ез 8-й (8= 1) вычислительный элемент старними разрядами вперед (в данном случае кода множимого) затрудняет реализацию такого алгоритма. Для избежания трудностей, возникаюлИх с преобразованием кода множимого в дополнительный с пе" редачей его в устройстве старними разрядами, предлагается передавать его обратным кодом (если С)д =1) с последующей коррекцией псевдореэультата в вычислительных элементах г-й строки матрицы. Коррекцию выполняют в виде сложения кода множителя, преобразованного (при Яд=1) в дополнительный с псевдорезультатом, накопленным в устройстве разряд за разрядом, для (и+1)-го разряда требуется (и+1) такт (01 и 2), так как частичные произведения и псевдопроизведения формирлотся параллельным способом за тот же (и+1) такт, один такт необходим для анализа знаков сомножителей и установки триггеров, хранящих значения кода множимого, один такт необходим для выполнения коррекции псевдорезультата. После чего получают двухрядный код результата и переносов. В результате за (и+1+2) тада ( , и ь ) в каждой г-й строке (г=1,н) матригформируют частичные произведения п пар сомножителей аЬ.Каждое частичное произведение коммутируют на первый вход сумматора каждого вычислительного элемента из первого регистра памяти через первыйкоммутатор. Одновременно через второй и третий коммутаторы поступает двухрядньп код значений переноса и результата на второй и третий входы сумматора. Он поступаег с выходов триггеров четвертого и. пятого регистров памяти предыдущей (х)-й (г=1,гп) строки матрицы.1 Каждый из пяти регистров памяти состоит из двух триггеров, 1 О причем первые три регистра находятся на входе сумматора (по числу входов его), а четвертый и пятый - на входе сумматора по числу выходов его. В нечетных триггерах регистров памяти Я-х 15 (Я=1 ю (и+к+1 вычислительных элементов хранятся частичные произведения, Формируемые кодом (а) множнмого (первьп регистр памяти), а также значения переноса и результата, которые вырабатывает множимое в предыдущей (г)-й (в=1, ш) строке. С этой целью используют второй и третий регистры памяти на входе сумматора и четвертый с пятым регистры на выходе сумматора, 15 В четных триггерах регистров памяти Я-х (8=1, тп) вычислительных элемен. - . тов хранятся частичные произведения, Формируемые кодом (Ь) множителя (первый регистр памяти),:; а также значе ния переноса и результата, которые вырабатываются на предыдущей строке кодом множителя. С этой целью те же регистры находятся на входе и выходе сумматора. Раздельная тактировка дву- З 5 мя фазами позволяет сэкономить аппаратуру сумматоров. Лри этом в нечетные триггеры первых трех регистров памяти г-й строки, в которые,в свои очередь они были записаны из нечетных О триггеров четвертого и пятого регистров памяти (г) -й строки на такте Лпереписывают значения переноса и результата произведения предыдущейл пары сомножителей на такте с, В четй ные триггеры регистров памяти соответствующие значения записывают наоборот - в первые три на (1, а в четверЛтый и пятый наЗначение переноса (результат), которое получено в Я-м (8=1, (п+1 с нли (8=1, (и+1+1 соответственно вычислительном элементе в качестве частичного произведения (а,Ь) кода множителя и множимого соответственно (г)-й (г=2,(п) строки матрицы с первого 59 и третьего 61 соответственно информационного выхода вычислительного элемента 7, поступает на пер" вый 55 и третий 57 соответственно информационный вход (Я+1)-го (8=2, (пт)тт 1) н (Я-то, с=1, (птК+1 вычислительного элемента г-й строки матрицы вычислительных элементов.Аналогично значение переноса (рееупьтете) которое получено и о-м (о1, (ин (о1, и) соотеетстненно вычислительном элементе в качестве частичного произведения (а(.Ь, ) инФормативно кодом множителя в (г)-Й (г=2,гп) строке матрицы с второго 60 и четвертого 62 соответственно информационного выхода вычислительного элемента 7, поступает на второй 56 и четвертый 58 соответственно информационный вход (Я+1), (8=2,п) и Я-го (Б=1,п) соответственно вычислительного элемента г-й строки матрицы вычислительных элементов.Такое построение вычислительных элементов в скалярном умножителе при двухфазной тактировке в устройстве позволяет сэкономить на су(птаторах, одни и те же комбинационные трехвходовые сумматоры с коммутацией на вхо- де и двухразряднымн регистрами на их входе и выходе используют вначале для суммирования одной, старшей, части частичного произведения, сформированной от кода множимого, а затем для суммирования другой, младшейчасти его, сформированной кодом множителя.В Я - х (Я=п+к+1) вычислительных элементах, начиная с Б=п+1, Формируют значения переносов и результата суммирования только от кода множимого. Частичное произведение от кода множи" мого на 1 Ь=1 о 8 ш) больше, чем от кода множителя. Зто связано в основном с организацией накопления сумм а пар сомножителей. Увеличение разрядной сетки происходит автоматически в каждой строке скалярного умножителя. В матрицу оба сомножителя поступают одинаковой значности - (и+1)-й разряд, где и - число информационных разрядов, и один дополнительный знаковый разряд числа, представляемого в дополнительном коде.Регистр сдвига, организованный пер-. выми триггерами первых регистров памяти Я-х (8=1, (и+1 с+1 вычислительных элементов г-й (г=1,ш) строки, по установочному 5 ч входу устанавливают в "1" или "0" в начале умножения, В процессе ввода новых текущих значений кода множимого в младшие разряды стар 1 б 19254шие разряды естественно остаются в состоянии их начальной установки. Это происходит в вьчислителыщх элементах, начиная с первого до (и+1)-го, т.е. до момента, когда они будут заменечы5 соответствуюим разрядом множимого, сдвинутым из блока 1 ввода. Но ) старших разрядов остаются в состоянии начальной установки. Это соответствует правилу умножения чисел в дополнитель - ном коде, когда старине разряды час - тичного произведения заполняют по правилу ариФметического сдвига.Операцию умножения чисел а, и Ь 15 в г-й строке выполняют следующим образом.Вводят знаковый (3 разряд кода множителя аг и на тактовом импульсе лего значение запоминается в триггере узла управления блока ввода. На тактовом импульсе , вводят знаковый разряд Я. Прямой и инверсный выходы триггера узла управления блока ввода управляют коммутацией. знакового раз ряда Я (а затем и инФормационных разрядов) кода множимого через первый элемент 2 ИИИЛИ в прямом или обратном коде на первый вход Б-го (Б=1) вычислительного элемента. Но знаковый разряд Я ) с помощью узла установки регистра блока ввода по его выходу 4 1 устанавливает в "1" или "0" все первые триггеры первых регистров памяти вычислительных элементов г-й строки. Поскольку при умножении Я =0 всегда (по алгоритму), то установка в "1" или "0первых триггеров первых реТистров памяти Б-х (Б=1, (и+)+1 вьчислительных элементов г-й строки (г=1,в)40 равносильно тому, что на первом тактолвом импульсеиосуществлен ввод знаковых разрядов кодов сомножителей в Ь+1)-й разряд . Дальнейшей обработке подлежат оставшиеся п ин 4 Формационных разрядов кодов сомножителей.Положим для определенности, что г строка скалярного умножителя обрабатывает два сомножителя аи Ь, ко. торые взяты из примера, приведенного выше(+2/8)(-4/8)=).010 х 1.10)=1.101 х кО. 100=1. 11010)+О. 10)=1. 1110)О= (-8/64),На первом тактовом импульсе триггер узла управления блока ввода устанавливают в " 1" с дальней 1 им преобразованием в дополнительньй код, т.е, (Ъь), а аг - в обратный, т,е. а следующим образом. На , иИ =1 с установочного выхода 41 блока ввода потенциал уровня единичного сигнала устанавливает в "1" все первые триггеры первых регистров памяти Б-х (Б=1, (и+1 с+1 вычислитсльньх элементов г-й (г=1,щ) строки, что соответствует (и, (и+1+1 разрядам частичного произведения (включая знаковый) .лНа втором тактовом импульсе и , через блок ввода в первый и второй триггеры первого регистра памяти записывают значения младшего заряда множителей (Ь ) равное 0", в дополнительном коде и старший разряд множимого, равный "1" в обратном коде, сомножителей Ь , и а, На четвертом управляющем входе вычислительных элементов установлен высокий поте - циал единичного уровня. Он разрешает коммутацию значений вторых триггеров первых регистров памяти Б - х (Б=1, (и-Г вьчислительньх элементов на входы суматоров, значения результата и переноса с которых на тактовом сигнале ь запишутся во вторые триггеры четвертого и пятого регистров памяти. Единичные значения первых триггеров первых регистров памяти Б-х (Б=1, (и+1 с+1 вычислительных элементов не скоммутируют в сумматор. Учитывая, что нет совпадения теку 1 рх разрядов, в сумматор Б-го (Б=1) в:числительного элемента через первый коммутатор поступит "0. В результате в первые триггеры четвертого и пятого регистров памяти на тактовом сигнале запишутся нули, При этом по второму и третьему входам сумматора с предыдущей (г)-й строки вычислительных элементов поступают нули. Это равносильно старшей части частичного произведения вида 0003, В итоге полное частичное произведение равно 0000030.лНа третьем тактовом импульсе ивводят аналогичные значения инлФормационных разрядов кодов сомно)а- телей. Второе частичное произведение будет также аналогично 0)000000.лНа четвертом тактовом импччьсе , и , вводят третий инФормационный (со стороны младших) разряд множителя, равный "1", и третий инФормационный (со стороны старших) разряд множимого, равный0. На четвертом и третьем . управляющих входах устанавливают потенциал нулевого и единичного соответственно уровня, т.е. во вторые триггеры четвертого и пято; о регист 1 б 19 254 16ров памяти пишут нули " -- 000(частичное произведение, Формируемоекодом множителя и 1110 " (частичное произведение, Формируемое кодоммножимого), а также О в 8-м (8=1) вычислительном элементе, что даетв "-О- в ", а в итоге на таковом ими Лпульсе Ь иво вторые и первые,триггеры четвертого и пятого регистров памяти запишут очередное частичное произведение вида 1110000.На пятом тактаам импульсеи ь 2 вводят четвертый инФормационный(со стороны младших) разряд множителя,15равный "0", это знаковый разряд множителя и по алгоритму ан всегда равен"0", и четвертый инФормацианный (состороны старших) разряд мнажимого,равный "1". Потенциалы на четвертом 2 ри третьем управляюцих входах равнысоответственно "1" и "0", поэтомукад 0100 множителя, сдвинутый во вторые триггеры первых регистров памятиза предыдущие такты, скоммутируют всуьматор и далее запишут во вторыетриггеры четвертого и пятого регистров памяти, Код 1101 с выходов первыхтриггеров первых регистров памятив сумматоры вычислительных элементов 30не коммутируют. В результате пятоготакта будет сФормировано частичноепроизведение вида 0000100,На шестом тактовом импульсеи . иэ блока синхронизации поступает З2л, л лимпульс УЗ длительностью ь - ь + ь 2 еПри этом с первого 39 и второго 40управляющих выходов блока 1 ввода по.ступают сигналы управления, которыенезависимо от значений первого и вто- Орого триггеров первого регистра памяти 8-го (8=1) вычислительного элемента строки установит на третьем и четвертом управляищих входах 8-х (8=2,(и+1 с+1 и (8=2,п) соответственно потенциалы низкого и высокого уровня,что озйачает запрет ввода кода множимого и разрешение коммутащ корректирующего када множителя (Кар .А) и(Кор. В) соответственно, Это равно- - 50сильно новому частичному произведению0000100. Легко проверить, что суммированиечастичных произведений, полученных55вышее, дает правильный результат0.000000 ЧПэн.0.00000) ЧП 11,110000 ЧП 2 0.,00010.) ЧП 30.000100 Кор,1.11100 Рез.На четвертом тактовом импульсе ьл ив первый и второй триггеры первого регистра памяти каммутируют третий разряд со стороны мпадших разрядов кода множителя, равный "1" и третий разряд кода мнажимого со стороны старших, который равен "0", Первоначально (до подачи й ) аба триггера (основной и дополнительный) в регистре находятся соответственно в состоянии 11 и 00. После тактового импульсаих состояние изменится с учетом входных значений на 11 и 10, а после с;2 - на 01 и :)1 соответственно. И лишь на инверсном значении синхроимпульса оба (основной и дополнительный) триггера будут в состоянии 00 и 11. Отсюда видно, что синхронизация реализации конъюнкции на входах первого коммутатора 8-го (8=1) вычислительнога элемента строки с выходов первого и второго триггеров первого регистра памяти возможна, если использовать выходы только основного и дополнительного триггеров. В противном случае ошибки неизбежны. Анализ потактной работы устройства показывает, что операция умножения выполняется за время , =2+(и+1) тактов, где г. - инФормационных разрядов, один знаковый. Это следует из того, что по методу умножения знаковые разрядь) обрабатывают аналогично инФормационным за (и+1)-й такт. Кроме этого требуется один такт для установки разрядов множимого по его знаку, а также один такт для выполнения коррекции. При органиэации параллельной загрузки матрицы все одинаковые разряды чисел векторов скалярного умножителя Формируют. частичные произведения одинаковой значности и в целом за и+3 такта они будут сФормированы во всех строках устройства. Это означает наличие значений результата и переноса во всех (и+1 с+1) вычислительных элементах, т.е, в (2 п+1 с+1) разряде двухрядного хода произведения. Для получения однорядного кода результата с распространенными переносами выполняют шЛ лтактов ( + ь ), в течение которых переносы из первой строки передают в ш-ю. Отсюда видно, что время Т загрузки и очистки матрицы от переносов,(г+1)-й строке матрицы. При ш=(п+3)Хтза время =(и+Б) ( полной загрузкипервой строки в последнюю строку поступает первый разряд частичного произведения сомножителей а и Ь,м,/11 ечерез с,=(п+3, ( значения переносови результата суммирования в первойстроке поступают в ш-ю (т=п+3) строку.Отсюда следует, что через г=(тт+3)/1такта от начала загрузки матрицы скалярного умножителя компонентами текущего вектора ы ее первую строку можнозагружать компонентами следующего ;ектора. Организация загрузки волной"дает при массовой загрузке векторами 25экономию во времени на (и+3) такта по сравнению с параллельной загрузкойматрицы,Двухрядный код, полученный в ма.рице, с информационных выходов последней 30ш-й строки обрабатывают в блоке суммированття следующим образом. Первый и четверты 1 й информационные выходы Б-х (Б=1 (и+1 с+1 вычислительУ35 ных элементов г-й (г=тп) строки соединены с входами Я -х (Б =1, (2 п+1 с+1 соответствующих сумматоров 8 блока суммирования так, что второй и четвертый,информационные выходы Я-х(Б=1,п)4 вычислительных элементов подключе"/ ны к первым и вторым входам Б -х Ю =-1,п) сумматоров 8 блока суммирования связями 60-62 и 62-68, а первый и третий информационные выходы Я-х (Я=2, 45 (п+1 с+1 вычислительных элементов под( клюпены к первым н втереть входам К -х (К =(и+1), (2 пт)ст 1 сумматоров я клока суммирования связями 27-35 и 61-68.1(аждому разряду двухрядного кода частичных произведений, которые накоплены построчным суммированием г-х частичных произведений в (и+1 с+1):-м вычислительном элементе каждой г-й (г=1,ш) строки матрицы, соответствует своИ сумматор уже в (2 п+1 с+1) - м разрядном55 сумматоре 8 блока 3 суммирования.Сумматор 8 блока суммирования работает следующим образом.лярн о произведения двух вект змерности шт равно Т=// Па такте , в первый и второйа триггеры первого яруса Я - х (Б =1,п) вычислительных элементов по первому 67 и второму 68 входам сумматоров за- ттттсь/вают значения двухрядного кода из ш-й строки матрицы вычислительных элементов, а в третий по входу 69 значение переноса с выхода 71 комбина- ционного сумматора второго яруса (Я -1)-го вычислительного элемента значение результата и переноса, кото /" рое выработано в Я-м (Я=1,п и Б= =1,(п) соответственно, комбинационном сумматоре первого яруса на тактовом сигнале (, записывают в триггеры второго яруса: в первый Я- го сумматора, во второй (Я +1)-го по шинам связи с второго 72 с Б-го выхода Я-го сумматора на четвертый вход 70 (Б+1)-го сумматора соответственно, в третий переписывают значение триггера результата Б-го сумматора . На такте т, в первый и второй Я/ / триггеры первого яруса Б -х (Я =.(и+1), (2 п+К 1) ) вамнслктельннх влементон по первому 67 и второму 68 входам сум- маторов записывают значение двухрядного кода из ш строки матрицы вычис- лительных э)тементов, а в третий по входу 69 - значение переноса с выхода/ 71 сумматоров второго яруса (Б -1) вы- числительного элемента, Значение ре/ . / (зультата и переноса в Я -м (Я=(и+1), о1) Б=(Б т, ЛРе ветственно) сумматоре первого яруса на тактовом импульсе /,1 записывают вл триггеры второго яруса: в первый Я-го сумматора, во второй (Б +1)-го по шинам связи с второго выхода 72 Я-го/ сумматора на четвертый вход 38 (Я + +1)-го сумматора соответственно, в третий переписывают значение тригге/ ра результата Б -го разрядного сумматора,Предлатаемая структура блока суммирования и его связей в два раза ускоряет передачу переносов из первого разряда блока суммирования в (2 п+ +1 с+1) сумматор, так как сложение производят одновременно во всех младших (1+п) и старших (и+1) -(2 п+1 с+1) сумматорах на каждом втором сигнале Время с передачи переносов из млад 9 шего в старший (2 п+1 с+1)-й разряд рав(2 п+1 с+1) но г = ---- . А общее время Т скак 2