Устройство для исправления ошибок

ОПИСАНИЕизовретеиия "68556 Союз Советских Социалистических Республик(51) М, Кл.2 Н 03 К 13/32 Государственный комитет СССР но делам изобретений и открытийОпубликовано 250879., Бюллетень Мо 31 (53) УДК 621. 387.7(088,8) Дата опубликования описания 260879(54) УСТРОЙСТВО ДПЯ ИСПРАВЛЕНИЯОШИБОК Изобретение относится к технике связи и вычислительной технике и/ может быть использовано в системах передачи и хранения информаций, подверженных воздействию помех.Известно устройство по основному авт, св, Р 432677, содержащее счетчик повторений, ныход которого соединен с входом коммутатора, а вход - с входами первого и второго сумматоров и управляющего ключа, другие входы которого соединены с выходами первого и второго сумматоров, регистра сдвига и коммутатора,а выход - с входом регистра сдвига, сумматоры декодера,нходы которых соединены с потенциальными выходами регистра сдвига,а выходы - с входами мажоритарного элемента, выход которого соединен с входом дополнительного ключа, другой нход которого соединен с выходом коммутатора.Ч Декодирование кодовой комбинации в этом устройстве происходит следующим образом. В начале принимается мажоритарное решение по нескольким повторениям информации, а затем производится дополнительное исправление сшибок,Недостатком этого устройства является его низкое быстродействие,Целью изобретения является повышение быстродейст ни я устройства,Это достигается тем, что в устРойство введены последовательно соединенные дешифратор ошибки и триггер,причем вход дешифратора ошибки соединен с выходом первого сумматора, авыход триггера - с входом коммутатора,Ла чертеже представлена блок-схема устройства.Устройство для исправления сшибоксодержит счетчик 1 повторений, коммутатор 2, триггер 3, дешифратор 4сшибки, управляющий ключ 5, регистр6 сдвига, первый сумматор 7, второйсумматор 8 сумматоры 9 декодера,мажоритарный элемент 10 и дополнительный ключ 11, Выход дополнительного ключа является выходом у тройства,Устройство работает следующим образом.Принимаемые символы поступают сдновременно на вход счетчика 1 повторений, на вход управляющего ключа 5и на входы первого 7 и второго 8сумматоров. При приеме первой посылки сигнал с комтатара 2 станит уп681556 4ние, когда на вход регистра б сдвигапроходят сигналы с его выхода. В каж"дом такте сдвига регистра б сдвигапотенциалы с его выходов поступаютна входы сумматоров 9 декодера, а сего выходов сигналы поступают на"Р мажоритарный элемент 10, с выходапоследнего через дополнительныйключ 11 декодированные символы поступают на выход устройства для исправления ошибок.10 Информация, принятая в первой ивторой посылках, совпадает.При приеме второй посылки дешифратор 4 ошибки не срабатывает и триггер 3 остается в нулевом состоянии,15 По окончании второй посылки производится декодирование комбинации, приэтом вырабатываются такие же управляющие сигналы, как и в первом случаепосле приема третьей посылки,Таким образом, устройство позволяет произвести декодирование кодовойкомбинации после правильного приемадвух посылок, т,е. имеет повышенноебыстродействие при правильном. приеме информации,Формула изобретения равляющий ключ 5 в положение, прикотором на вход регистра б сдвигапроходят принимаемые, символы, приэтом дополнительный ключ 11 закрыт,По окончании приема первой посыли сигнал со счетчика 1 повторенийпоступает на коммутатор 2, послед"ний ставит управляющий ключ 5 в положени е, при кот ором н а вход реги стра б сдвига проходят сигналы с первого сумматора 7, работающего по правилу:1+1=1,0+0=0,1+О= 2, 0 + 1 = 2, Триггер 3 устанавливается в нулевое состояние,Далее целесообразно рассмотретьдва случая.Информация, принятая в первой ивторой посылках, не совпадает.При приеме второй посылки первыйсумматор 7 при несовпадении разрядоввыдает код2 , сРабатывает дешифратор 4 сшибки и триггер 3 устанавливается в единичное состояние.По окончании приема второй посылки сигналы со счетчика 1 повторенийи триггера 3 поступают на коммутатор2, ставящий управляющий ключ 5 в положение, при котором на вход регистра б сдвига проходят сигналыс выхода второго сумматора 8 работающегопоправилу: 1+ 1=1, 0+0=0,1 + О = 1, 0 + 1 = О, 2 + 1 = 1,2 + 0 = О, где первыми записаны символыпоступающие иэ регистра б сдвига.По окончании приема третьей посылки си гн ал со счет чи к а 1 повторенийпоступает на коммутатор 2, которыйоткрывает дополнительный ключ 11 иставит управляющий ключ 5 в положеУстройство для исправления ошибок ло авт, св, Р 432677, о тл и ч ающ е е с я тем, что, с целью повышения быстродействия, в него введены последовательно соединенные дешифратор ошибки и триггер, причем вход дешифратора ошибки соединен с выходом первого сумматора, а выход триггера - с входом коммутатора,о актар н, кдрдбаа р аказ 510 Филиал ППП 4 Патент 4 , г, Ужгород, ул, Проектная, 4 Тир НИИПИ Государспо делам изоб 13035 Москва авитель В. ВагановедЛ алферова Корректор Л;аж 1060 Подписноевенного комитета СССРетений и открытийНРаушркая наб, д, 4/