Вычислительное устройство

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХ 5 О 17058 А 1 РЕСПУБЛИК сиз 0 06 Р 7/49 ПИСАНИЕ ИЗОБРЕТЕНИЯАВТОРСКОМУ СВИДЕТЕЛЬСТВУ 7 54 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР(56) Авторское свидетельство СССРМ 1322258, кл. 6 06 Р 7/49, 1986,Рабинер Л., Гоулд Б. Теория и применение цифровой обработки сигналов. - М.:Мир, 1978, с, 706, фиг,11,5,(57) Изобретение относится к вычислительной технике и может быть использовано для построенияроцессоров быстрого преобразования фурье цифровых фильтров. вычислительны машин с комплексной апи Мегик,и. Целью изобретения является оаеширенп Функциональных воэможностей ,стро 1 стяч за счет выполнения операции деения кг плскг ных чисел. Устройство содержит элф 1 ен 1 ы ИЛИ 11, 23, 24, триггеры 12.22, узел 15 в исления обратной величины, э,1 ементы И 14, 16, 20, элемент НЕ 21,комму 1 ат.ры 17, 18, 19, регистры 13,25, 26,27,28, 30, умножитель 29 комплексных чисел. 2 ил,5 10 15 20 зом Изобретение относится к вычислительной технике и может быть использовано для построения процессоров быстрого преобразования Фурье, цифровых фильтров, вычислительных машин с комплексной арифметикой,Цель изобретения - расширение функциональных возможностей за счет выполнения операции деления комплексных чисел.На фиг.1 представлена функциональная схема вычислительного устройства; на фиг.2 - временная диаграмма выполнения операции деления,Устройство содержит вход 1 начальной установки, вход 2 кода операции, вход 3 записи кода операции, вход 4 тактовых импульсов, второй 5 и первый б входы разрешения записи информации, первый 7, второй 8, третий 9 и четвертый 10 информационные входы, первьуй элемент ИЛИ 11, первый триггер 12. пятый регистр 13, второй элемент И 14, узел 15 вычисления обратной величины, третий элемент И 16, коммутаторы 17-19, первь,Я элемент И 20, элемент НЕ 21,второй триг ер 22, второй и третий элементы ИЛИ 23 и 24, с первого по четвертый регистры 25 - 28, умножитель 29 комплексных чисел, шестой регистр ЗО, первый 31, второй 32 и третий ЗЗ информационные выходы устройства.Временная диаграмма (фиг.2) иллюстрирует соотношение сигналов на входах 4(1) и З(2), на выходах элементов ИЛИ 23(3) и 24(4), на выходах элементов И 14(5), 16(б) и 20(13), на выходах триггеров 12(7) и 22(12) и на выходах первого (8), второго (9), третьего (10) и четвертого (11) разрядов регистра (13) при выполнении операции деления комплексных чисел.Устройство работает следующим обраПеред началом работы с входа 1 поступает импульс положительной полярности, который устанавливает регистр 13 и триггеры 12 и 22 в состояние ыЛог, 0", Сигнал "Лог, 0" с выхода первого разряда регистра 13 устанавливает коммутаторы 17-19 в состояние, когда на их выходы поступает информация с первых входов,Рассмотрим работу устройства при выполнении операции умножения комплексных чисел. На вход 2 кода операции поступает код умножения ("Лог, 0"), а на информационные входы 7-10 - соответственно действительная (ВеС 1 = а) и мнимая (гпС 1" Ь 1) части первого числа, действительная (ЯеС 2 = а 2) и мнимая (еС 2 =- Ь 2) части второго числа,По переднему фронту сигналов (перепадов уровней с ыЛог.Оы в оЛог. 1 и) на входах 25 ЗО 35 40 45 50 55 3-6 происходит запись информации в триггер 12 (вЛог. Ов), регистры 25 (а 1), 26 (Ь 1), 27 (а 2) и 28 (Ь 2). Информация с выходов регистров 25-28 поступает на входы умножителя 29 ко 1 плексных чисел, на выходе которого получаем произведение комплексных чисел, д .йствительная часть которого поступает на выход 31, а мнимая - на выход 32. Быстродействие устройства при выполнении операции умнокения комплексных чисел определяется быстродействием умножителя 29 комплексных чисел.Рассмотрим работу устройства при выполнении операции деления комплексных чисел. На вход 2 кода операции поступает код деления (нЛог, 1 в), а на информационные входы 7-10 - соответственно действительная (йеС 1=: а 1), мнимая (1 гп С 1= Ь 1), мнимая (еС 1= Ь 1) и действительная (йеС 1 = а 1) части делителя С 1, По переднему фронту сигналов на входах 3-6, которые совпадают с передним фронтом первого тактового импульса, происходит запись информации в триггер 12 (оЛог. 1"), регистры 25 (а 1), 26 (Ь 1), 27 (Ь 2) и 28 (а 1). Информация с выходов регистров 25 - 28 поступает на входы умнокителя 29 комплексных чисел. По переднему фронту второго тактового импульса "Лог.1" с выхода триггера 12 записывается в первый разряд регистра 13. Сигнал "Лог, 1 в с выхода первого разряда регистра 13 устанавливает коммутаторы 17-19 в положение, когда на их выходы поступает информация с вторых входов, Перед началом третьего такта на выходах умножителя 29 формируются результаты умножения. Произведение мнимой чагти данного умножения (а 1 +Ь 1)2, 2 поступает на вход узла 15 вычисления обратной величины, По приходу переднего фронта третьего тактового импульса происходит сдвиг информации в регистре 13. В течение третьего такта на первых выходах узла 15 формируется нормализованный ре 1зультат вычисления( ), который проа 1 + Ь 1ходит через коммутатор 19 и поступает на вход регистра 28, Коэффициент масштабирования, получаемый при нормализации результатов вычисления обратной величи 1ны ), формируется нв вторых выхо.а 1+ Ь 1дах узла 15 и поступает на входь 1 регистра 30.По переднему фронту четвертого импульса происходит сдвиг информации в ре-. гистре 13. Сигнал "Лог. 1 и с выхода третьего разряда регистра 13 устанавливает на выходе элемента И 16 ыЛог. 1", которая устанавливает регистр 27 в ыО", а на выходе10 15 20 элемента ИЛИ 23 - "Лог, 1", Передними фронтами импульсов на синхровходах регистров 28 и 30 производится запись информации в данные регистры. В четвертом такте на входы действительной и мнимой частей первого числа и на входы действительной и мнимой частей второго числа умножителя 29 поступают соответственно а 1,1Ь 1, О и . По приходу переднего фрона 1+ Ь 1та пятого импульса происходит сдвиг информации в регистре 13. Сигнал иЛог.Ои с инверсного выхода четвертого разряда регистра 13 поступает на вторые входы элементов И 14, 16 и устанавливает на их выходах иЛог. 0". Сигнал иЛог. 0" с выхода элемента И 14 устанавливает коммутатор 19 в положение, когда на его выходы поступает информация с первого входа, В пятом такте на входы 9 и 10 поступают соответственно дЕйСтВИтЕЛЬНая (ВЕ С 2 = а 2) И МНИМая ( ГПС 2 се - Ь 2) части делимого С. На выходах умно- жителя 29 формируются результаты умножения, которые, проходя через коммутаторы 17 и 18, поступают на входы регистров 25 ( )и 2 ф- ). Под 1+Ь 1д 1+Ь 1 переднему фронту шестого импульса происходит сдвиг информации в регистре 13 и запись иЛог, 1 и в триггере 22, которая поступает на второй и третий входы соответственно элементов 24, 23 и устанавливает на их выходах иЛог, 1", По переднему фронту сигналов с выходов элементов ИЛИ 23 и 24 происходит запись информации в регистры 2 о( - 1 - 1), 2 Б(- - ), 27 (в 2) и 28 (ьв), которая с выходов данных регистров поступает на входы умножителя 29. В шестом такте на выходе элемента И 20 формируется импульс положительной полярности, равный по длительности интервалу между тактовыми импульсами. Сигнал иЛог. 1 и с выхода элемента И 20 проходит через элемент И 11 и устанавливает триггер 12 и регистр 13 в иО", Сигнал "Лог. 0" с выхода первого разряда регистра 13 устанавливает коммутаторы 17 и 18 в положение, когда на их выходы поступает информация с первых входов, По переднему фронту седьмого тактового импульса в триггер 22 записывается "Лог, 0". В конце седьмого такта на выходах умножителя 29 получаем частное, действи а 1 а 2+ Ь 1 Ь 21тельная частькоторого постуа +Ь 1/а 1 Ь 2 - а 2 Ь 1 пает на выход 31, а мнимая/ -а 1+ Ь на выход 32, На выходе 33 получаем масш 25 30 35 40 45 50 55 табирующий коэффициент результата деления.Деление комплексных чисел в данном устройстве выполняется за время 7 тактов, длительность которых равна Т 27 где 1 р 2 - время записи в регистр;ткч - ВрЕМя ЗадвржКИ ИНфОрМацИИ На коммутаторе;1 ур.к - время умножения комплексных чисел.Предлагаемое устройство эффективно используется при делении комплексных чисел на комплексную константу. При этом деление комплексных чисел на комплексную константу сводится к операции умноженияделимого на предварительно вычисленную обратную величину делителя. Формула изобретения Вычислительное устройство, содержащее четыре регистра и умножитель комплексных чисел, причем выходы первого и второго регистров соединены соответственно с входами действительной и мнимой частей первого операнда умножителя комплексных чисел, входы действительной и мнимой частей второго операнда которого соединены с выходами третьего и четвертого регистров соответственно, первый и второй выходы умножителя комплексных чисел соединены с выходом действительной и мнимой частей произведения устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей путем выполнения операции деления комплексных чисел, устройство содержит пятый и шестой регистры, два триггера, три коммутатора, узел вычисления обратной величины, потри элемента ИЛИ и И и элемент НЕ, причем вход кода операции устройства соединен с информационным входом первого триггера, синхровход которого соединен с входом записи кода операции устройства, вход начальной установки которого соединен с первым входом первого элемента ИЛИ и входом сброса второго триггера, синхровход которого соединен с входом элемента НЕ, синхровходом пятого регистра и входом тактовых импульсов устройства, первый и второй входы разрешения записи устройства соединены с первыми входами второго и третьего элементов ИЛИ соответственно, вторые входы которых соединены с выходом второго триггера и первым входом первого элемента И. второй вход которого соединен с выходом элемента НЕ, выход первого элемента И со1705820 тг фиг Я Составитель Н.МаркеловаТехред М.Моргентал Корректор Т. Палий Редактор А.Маковская Заказ 194 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., 4/5 Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 единен с вторым входом первого элемента ИЛИ. выход которого соединен с входами сброса пятого регистра и первого триггера, выход которого соединен с входом сдвига пятого регистра, выход четвертого разряда которого соединен с информационным входом второго триггера. выход первого разряда пятого регистра соединен с управляющими входами первого и второго коммутаторов и с первым входом второго элемента И, второй вход которого соединен с инверсным выходом третьего разряда пятого регистра и первым входом третьего элемента И, второй вход которого соединен с выходом второго разряда пятого регистра, выход второго элемента И соединен с управляющим входом третьего коммутатора, первый и второй информационные входы устройства соединены с первыми информационными входами первого и второго коммутаторов соответственно, вторые информационные входы которых соединены с первым и вторым выходами соответственно умножителя комплексных чисел, третий информационный вход устройства соединен с информационным входом третьего регистра, вход сброса которого соеди нен с выходом третьего элемента И. синхровходом шестого регистра и третьим входом второго элемента ИЛИ, выход кото рого соединен с синхровходами третьего ичетвертого регистров. информационный вход четвертого регистра соединен с выходом третьего коммутатора, первый информационный вход которого соединен с 10 четвертым информационным входом устройства. выходы первого и второго коммутаторов соединены с информационными входами первого и второго регистров соответственно, синхровходы которых соединены с выходом 15 третьего элемента ИЛИ, второй выход умножителя комплексных чисел соединен с входом узла вычисления обратной величины, первый и второй выходы которого соединены соответственно с вторым информационным 20 входом третьего коммутатора и инфор 1 ационным входом шестого регистра. первый и второй выходы умножителя комплексных чисел являются выходами действительной и мнимой частей частного устройства выход 25 шестого регистра - выходом коэффициентамасштабирования устройства,