Преобразователь двоичного кода в биполярный код

Опубликовано 25,04.79. летень Ю 3) УДК 621 394, .14 (088.8) ата опубликования описания 28,0 К У 72) Автор изобретения И, Галчихнн Заявитель 54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО ККОД ЕИПО Преобразоват лярный код соде мент И 2, регистр дулю два, первый тор б, второй бло тель 8 полярности ментов НЕТ 9 и Преобразоват разом. Двоичная мент ИЛИ 1, состоящий из ов ИЛИ 10. отает следуюшнель дво ржит эл 3 сдвиг блок 57 заде единиц элемент ль раб м обэле- четльность чере поступает на посл и ре едоваистр Изобретение относится к радиотехнике и может использоваться в аппаратуре линейных трактов цифровых систем передачи по кабельным линиям.Известен преобразователь двоичного кода в биполярный код, содержащий соединеные по одному из входов элементы ИЛИ и И, к другим входам которого подключены выходы регистра сдвига, а выход элемента И через элемент ИЛИ подключен к входу регистра сдвига, а также коммутатор, выходы которого подключены к соответствующим входам распределителя полярности единиц 111.Однако известный преобразователь не обладает достаточным быстродействием и надежностью работы.Цель изобретения - повышение быстродействия и надежности работы преобразователя.Для этого в преобразователь двоичного кода в биполярный код, содержащий объединенные по одному из входов элементы ИЛИ и И, к другим входам которого подключены 20 выходы регистра сдвига, а выход элемента И через элемент ИЛИ подключен к входу регистра сдвига, а также коммутатор, выходы которого подключены к соответствующим 2входам распределителя полярности единиц, введены сумматор по модулю два и два блока задержки, прн этом выходы регистра сдви га подключены к счетным входам сумматора по модулю два, к раздельному входу которого подключен выход элемента И, который через первый блок задержки подключен к счетным входам коммутатора, а выход суммато. ра по модулю два непосредственно и через второй блок задержки подключен к соответствующим входам распределителя полярности единиц,На чертеже представлена структурная электрическая схема предложенного устройства.658761нь 1 й вход сумматора 4, где прозводится сложение двоичных символов по модулю два. Вслучае появлеия в двоичной пледоьцости 11 х + 1)цли более улей одряд авыходе элемента И 2 формирустся едицица,которая, с одной стороцы, через элемент ИЛИ1 записывается в двоичную последователь.ность вместо (М+1) - -гоуля, с другой стороны, подается на раздельный вход суммато.ра 4 для установа (илн подтверждения) определенного его состояния, соответствующегорезультату суммирования, а также после задержки ца тактовый инта)вал подается напервый блок 5, на счетный вход коммутатора6, формирующего управляющее напряжение.Полученная в результате сложения по модулю два двоичная последовательность с вы.хода сумматора 4 подается на входы распределителя 8, Кроме того, та же последовательность после задержки на тактовый интервална втором блокеподается на другие ходыраспределителя 8, коммутируемого попеременно управляющими напряжениями с выходов коммутатора 6. С помощью распределителя 8 в зависимости от состояния коммутатора 6 осуществляется формирование двухпоследовательностей с взаимным чередованием единиц,Формула изобретения Применение новых функциональных узлов и связей обеспечивает повышение скорости и надежности работы преобразовате. ля кодов, а также существенное упрощениеего функциональной схемы. Преооразователь двоичного кода в биполярный код, срдержащий объединенные поодному из входов элементы ИЛИ и И, к другим входам которого подключены выходы регистра сдвига, а выход элемента И через элемент ИЛИ подключен к входу регистра сдвига, а также коммутатор, выходы которогоподключены к соответствующим входам распределителя полярности единиц, отличающийся тем, что, с целью повышения быстродействия и надежности работы преобразоват тели, введены сумматор по модулю два и дваблока задержки, при этом выходы регистрасдвига подключены к счетным входам сумматора по модулю два, к раздельному входу которого подключен выход элемента И, который через первый блок задержки подключенк счетным входам коммутатора, а выход сумматора по модулю два непосредственно и через второй блок задержки подключен к соответствующим входам распределителя полярности единиц,25 Источники информации, принятые во внимание при экспертизе1, Патент ФРГ248060,кл. Н ОЗ К 13/24, 193.Гасупо делам413035, Москваилиал ППП Пат едактор Л, Гельфмана кав 2080/55ПНИИПИ Составитель Г. ЛюбимовТехред О. ЛуговаиТираж 774дарственного комитета ССизобретений и открытийЖ.35, Раусвскав наб. днт, г. Ужгород, ул. Про Корректор М. ПожоПодписноеСР 4 отиаи.