Устройство для сложения чисел

Номер патента: 634275

Опубликовано: 25.11.1978

Авторы: Авилова, Мельник, Шпилевский

МПК: G06F 7/385

Метки: двоичных, п-разрядных, суммирования, чисел

...0011 100 - п ямой ко ез льтар др ута К-го сложения;- 0000 1 О - (К + 1) -ое слагаемое;(О- 0100 010 -- прямой код результата (К + 1) -го сложения.Греобрдзуя дополнительный код на выходах 3, 10, 11 устройства в прямой, получаем, что результат (К + 1)-го сложения равен - - 0.01000 О, т. е. совпадает с результатом сложения отрицательных чисел в прямых колах.Устройство в этом случае работает следуюсццм образом. Сложение дополцитель ных колов отрицательных чисел а и в приводит к переполнению числовых разрядов сумматоран перенос со стя)иего числового разряда цереклкгцяет знаковый разрял сумматора 1 ц 0. 11 оскольку в знаковом рязряле сн тццкя 9, хранипего число55 (. =- .11(Н), ндхолнтся 1, то срабатывает элемент 4, цспсс с ныхолд которсно...

Номер патента: 1480103

Опубликовано: 15.05.1989

Автор: Добрис

МПК: H03K 3/84

Метки: генератор, многоканальный, псевдослучайных«, чисел

...шины Е-го канала (1 с = 1,2,3).Многоканальный генератор псевдослучайных чисел работает следующим образом,Сигналом по шине 1 начальной установки осуществляется установка в соответствующие начальные состояния триггеров групп 4.1 - 4.4 триггеров. Эти состояния определяют начальные состояния выходных шин каналов генератора (после суммирования своих входных сигналов сумматорами по модулю два групп 3,1 - 3.3 сумматоров по модулю два). Импульсами синхронизации, поступающими по шине 2 синхронизации на входы синхронизации всех триггеров групп 4 Л - 4.4 триггеров, сформированные на выходах сумматоров по модулю два групп 3.1 - 3.4 сумматоров по модулю два слова записываются в соответствующие триг" геры групп 4,1 - 4.4 триггеров соответственно,...

Номер патента: 1621173

Опубликовано: 15.01.1991

Авторы: Липская, Шварцман

МПК: H03M 1/10, H03M 1/24

Метки: вала, код, поворота, преобразователя, угла

...рассчитывает вторую производную: С выхода сумматора 33 это значениепоступает на компьратор 9, который сравнивает его абсолютную величину с поступающим на вход 13 устройствае,Ч 1 доп текущим максимально возмож-ным ускорением вращения преобразователя 50, На выходе компаратора 9 формируется сигнал "0", так как (р;с ; оц , Этот сигнал поступает навход 1 б триггера 10 и по переднемуфронту такта Т (фиг. 3, б), поступающего на его синхронизирующий вход17, устанавливается в состояние "0",Сигнал "О" с выхода 18 триггера 10,поступая на вход 31; открывает коммутатор 5 для прохождения кода д , поступающего на вход 30. С выхода коммутатора 5 код ф поступает на входрегистра 1 и запоминается в нем в момент поступления переднего фронта такта Т (фиг. 3,...

Номер патента: 1049895

Опубликовано: 23.10.1983

Авторы: Ерасова, Исаенко, Калиничев, Тафель

МПК: G06F 3/04

Метки: адаптер, канал-канал

...предназначен дпя устранения разброса времени выборки раэпичных адресных рФорядов постоянной памяти.Информационные входы мупьтнппекссра соедннеаа с входными шинами уэпа, до которым поступают сигиапы перехода. из одного состояния узпа 8 в другое. Выход мупьтиппексора подкпючен к мпадшему адресному входу йостоянной памяти 33, на группу адресных входов которой подаются снгнапы с выходного регистра.Уэеп 8 управпения реапиэован в виде микропрограммного автомата, граф-апгоритм которого представпен на фиг. 4(дпя упрощения приведена часть апгоритмаОписывающая выпопнение операции Записьв режиме фОдна память; Остапьаюе чао, ти апгоритма выцопняются анапогияаам ,образом. Каждая часть апгоритма может быть выпопюна как отдепьная микропро грамма). В...

Номер патента: 1108447

Опубликовано: 15.08.1984

Авторы: Барбаш, Мельников, Тимонькин, Ткаченко, Харченко

МПК: G06F 9/22

Метки: вычислительной, микропрограммное, модуля, системы

...И второй и (М+М)-й групп,выходы дешифратора соединены с вторымивходами элементов И второй группы,выходы которых являются вторымиинформационными выходами устройства. 5 10 15 20 При этом блок выборки адресныхмикрокоманд содержит группу элементов ИЛИ, группу сумматоров по модулю два, регистр адреса, дешифратор адреса, узел памятиадресныхмикрокоманд, элемент задержки, причемвыходы элементов ИЛИ группы соединены с информационнМм входом регистра адреса и первыми входами сумматоров по модулю два группы, выходыкоторых соединены с информационнымвходом регистра адреса, информационный выход которого соединен с30входом дешифратора адреса, выходкоторого соединен с адресным входомузла памяти адресных микрокоманд,выход адреса операционных...