Устройство для приоритетного подключения процессоров к запоминающему устройству

Номер патента: 476566

Авторы: Пуляев, Тихонов

ZIP архив

Текст

ц 476566 Союз Советских Социалистических РеспубликГосударственныи комитет Совета Министров СССР по делам изобретенийи открытий Опубликован(53) УДК 681.14(088 7.75, БюллетеньДата опубликования описания 28.11.7 2) Авторы изобретеш(54) УСТРОЙСТВО ДЛЯ ПРИОРИТЕТНОГО ПОДКЛЮЧЕН ПРОЦЕССОРОВ К ЗАПОМИНАЮЩЕМУ УСТРОЙСТВУ р тактовых импульсов ен со входами тригг в коммутации. В сост тации введены второт"и триггер запроса. ерато соеди блоко комм ты И ден ге торого шения блока элемен выход коров разрев каждогои третий Изобретение может быть использовано в автоматике и вычислительной технике,Известно устройство для приоритетного подключения процессоров к ЗУ, содержащее Ж блоков коммутации, каждый из которых содержит триггер памяти запроса, триггер разрешения, один из входов которого соединен с выходом первого элемента И.Известно также устройство приоритетного обращения к блоку оперативной памяти (ОЗУ) в мультивычислительной системе, в котором вычислители (процессоры) направляют запросы на обращение к ЗУ в соответствующие разряды регистра заявок. Число разрядов регистра заявок равно числу вычислителей. В зависимости от наличия заявки и приоритетности задачи вычислитель получает разрешецис на обращение к ЗУ, Динамические приоритеты обрабатываемых задач содержатся в регистрах приоритста. Перед каждым обращением вычислителя к ЗУ сигнал разрешения обращения и ОЗУ последовательно проходит ряд логических схем и в зависимости от наличия запроса и приоритетности задачи формируется сигнал обращения к блоку ОЗУ, который проходит через элемент И.Недостатком таких устройств является малое быстродействие.С целью устранения этого недостатка в предложенное устройство дополцительцо ввеНа чертеже изображено устройство дляприоритетного подключения процессоров.Работу устройства разберем ца примере ра боты одного блока коммутации (звеа),В исходном состоянии на выходах триггерапамяти запроса 1, триггера запроса 2, триггера разрешения 3, первого 4 и третьего 5 элементов И - низкий потенциал, ца выходе 5 второго элемента И 6 - высокий потенциал.От сигнала Запрос триггер памяти запроса устанавливается в едицичное состояние и через элемент И 5 устанавливает триггер запроса 2 в единичное состояние, при котором 20 через первый элемент И 4 устанавливаетсяна выходе триггера разрешения 3 высокий потенциал, а триггер памяти запроса 1 устанавливается в нулевое состояние. От заднего фронта тактового импульса генератора такто вых импульсов 7 при наличии высокого потенциала на выходе первого элемента И 4 триггер разрешения устанавливается в единичное состояние, разрешая обращение к ЗУ, и устанавливает триггер запроса 2 в нулевое состоя30 Тираж 679ого комитета Совета Министров СССизобретений и открытий35, Раунская наб., д. 4,5 писн Типография, пр. Сапунова, 2 Высокий потенциал на выходе триггера разрешения 3 последующих блоков коммутации устройства устанавливается сразу же после обслуживания запросов предыдущих блоков коммутации, начиная с первого. По окончании обслуживания запросов на обращение от первого до Л-го процессоров, на выходе второго элемента И 6 первого блока коммутации устанавливается высокий потенциал, который дает разрешение на формирование обращения к ЗУ триггером 2. Устройство для приоритетного подключения процессоров к запоминающему устройству, содержащее У блоков коммутации, каждый из которых содержит триггер памяти запроса, триггер разрешения, один из входов которого соединен с выходом первого элемента И, отличающееся тем, что, с целью повышения быстродействия, в устройство дополпительно введены генератор тактовых импульсов, выход которого соединен со входами триггеров разрешения блоков коммутации, в состав каждого из которых введены второй и третий эле менты И и триггер запроса; причем в каждом блоке коммутации выход второго элемента И соединен с одним из входов третьего элемента И, второй вход третьего элемента И соединен с выходом триггера памяти за О проса, выход третьего элемента И соединенс одним управляющим плечом триггера запроса, другое управляющее плечо которого соединено с выходом триггера разрешения, а выход соединен с одним из входов первого элемента 15 И и с управляющим плечом триггера памяти запроса; остальные входы первого элемента И соединены с инверсными выходами триггеров запроса предыдущих блоков коммутации, начиная со второго; входы второго эле мента И соединены с инверсньгми выходамитриггеров запроса остальных блоков коммутации устройства

Смотреть

Заявка

1907693, 12.04.1973

ПРЕДПРИЯТИЕ ПЯ Г-4149

ПУЛЯЕВ СТАНИСЛАВ ИЛЬИЧ, ТИХОНОВ ВАЛЕНТИН НИКОЛАЕВИЧ

МПК / Метки

МПК: G06F 13/00

Метки: запоминающему, подключения, приоритетного, процессоров, устройству

Опубликовано: 05.07.1975

Код ссылки

<a href="https://patents.su/2-476566-ustrojjstvo-dlya-prioritetnogo-podklyucheniya-processorov-k-zapominayushhemu-ustrojjstvu.html" target="_blank" rel="follow" title="База патентов СССР">Устройство для приоритетного подключения процессоров к запоминающему устройству</a>

Похожие патенты