Логический элемент

414740 П ИСАНИ ОБРЕТЕН И Союз СоветскикоциалистическихРеспубпин ИДЕТЕЛЬСТВ ОМУ К АВ 1 Зависимое от авт видетельства) 1809644 26-9 2) Заявлено 12.07,72 исоединением заявк асударственнын комитетСоввта Ииннотрав СССРпо делам изобретенийи открытий(72) Авторизобретен нко Заявитель Й ЭЛЕМЕН(54) ЛОГИЧЕ ства.Логическийзлсторы 1 - 4 цскую сборку 5.рядного 2 трая элемент солоржит МД епей тактирования и Затворы нагрузочного исторов соединены ме-тран- огиче,и залу соИзобретение относится к ооласти вычислительной техники и, в частности, может найти широкое,применение при построении больших интегральных схем (БИС) на МДП-структурах.Известен логический элемент, содержащий логическую сборку и цепь тактирования па МДП-транзисторах, в которой, сток управляющего транзистора соединен через логическую сборку с истоками нагрузочного и разделительного транзисторов, подключенных стоками соответственно к шине напряжения питания и,к истоку зарядного транзистора, причем затворы нагрузочного и зарядного транзисторов подключены к первой шине тактовых,импульсов, а затворы управляющего и разделительного транзисторов - ,ко второй,шине тактовых импульсов.Цель изобретения - увеличение быстродействия и уменьшение занимаемой схемой площади в интегральном, исполнении.Это достигается тем, что сток зарядного транзистора подключен к стоку нагрузочного транзистора.На чертеже представлена схема устройсой и с шиной 6 тактовых импульсов, Стоки транзисторов 1 и 2 соединены с шиной 7 источника питания, а его,исток - с одним из полюсов логической сборки 5 и со стоком раз,делительного транзистора 3, исток которого соединен с истоком транзистора 2 и с выходом 8, а зат 1 вор - с шиной 9 тактовых импульсов,и с затвором управляющего транзистора 4, стоя которого подключен ко второму полюсу логической сборки 5, а исток - к осщей шине. Логический элемент также содержит обобщенныГ вход 10 и емкостную нагрузку 11,Во время действия открывающего напряжения па затворах транзисторов 1 и 2 осуществляется предварительный заряд емкостной нагрузки 11 через зарядный транзистор 2. Одновременный прелзаряд емкости логической сборки 5 через нагрузочныГ транзистор 1 позволяет исключить эффект,перераспределения заряда во время слелующего такта - такта установки пиформации, когда открывающее напряжение на затворах транзисторов 3 и 4 осуществляет опрос состояния логической соорки 5. В зависимости от того, замкнута она или разомкнута, происходит разряд емкостной нагрузки 11 или па ней сохраняется высокий уровень напряжения.При отсутствии импульсов на шинах 6 и 9 на выходе 8 сохраняется записанное значение414740 Предмет изобретения Составптсль Н. Дубровская иктор Т. Загребельная Текред Т. Курилко Корректор Л, ЦарькаТпрагк 811Совета Мини1 открытийнаб., д, 4/5 Изд. М 444 осударственного комитета по делам изобретений Москва, Ж, РаушскаяПодписноеров СССР ИПИ ип. Харьк. фил. пред. Пате информации, которое при этом управляет работой последующих устройств, подключенных ск выходу,Устройство обладает повышенным быстродействием, так как заряд емкостной нагрузки осуществляется через один, а не через два транзистора, а лредзаряд емкости логической сбор;ки происходит раздельно от предзаряда емкостной нагрузки, поэтому скорость заряда обоих узлов оказывается выше.При ,построении устройства с ,использованием матричной сетки диффузионнь 1 х областей и металлизированных,шин, пригменяемых при машинном проектировании топологии сложных микросхем, цепи тактирования, включающие транзисторы 1 - 3, реализуются на площади, занимающей прямоугольник со сторонамиравными удвоенному шагу в сетке по вертикали (диффузионные области) и по горизонтали,Логический элемент, содержащий логическую сборку и цепь тактирования на МДП- транзисторах, в котором сток управляющего транзистора соединен через логическую сборку с истоками нагрузочного и,разделительного транзисторов, подключенных стоками соответственно к шине напряжения литания и к ,истоку зарядного гранзистора, причем затворы нагрузочного и зарядного транзисторо.: подключены к первой шине тактовых импульсов, а затворы управляющего и разделитель,ного транзисторов - ко второй шине такто вых импульсов, отличающийся тем, что, сцелью увеличения быстродействия и уменьюения занимаемой схемой площади в интегральном исполнении, в нем сток зарядного транзистора соединен со стоком нагрузочного 20 транзистора.