Всесоюзная

Номер патента: 1336122

Опубликовано: 07.09.1987

Авторы: Лабунов, Суходольский, Урбанович

МПК: G11C 29/00

Метки: запоминающее, коррекцией, ошибок

..."4",Например, проверочная матрица Нкода при К = 8 имеет вид:11101001 1000010011011 01000Н= 01011100 0010000110111 0001011100110 00001При К = 8 необходимо г+1=5 проверочных символов. При возникновенииодной ошибки синдром имеет нечетныйвес (число единиц) а при возникновении двойной - четный,Устройство работает следующим образом,Режим работы, На входах 26 - информация, подлежащая записи в накопитель по адресу 8, На основанииэтого шифратор 5 вырабатывает проверочные символы, Кодовое слово, состоящее из информационных и проверочных битов по входам соответственно2 и 3 записывается в накопитель 1На этом цикл записи заканчивается.Режим считывания. На входе 6 устройств - нулевой сигнал. Считываемыеиз накопителя информационные и проверочные...

Номер патента: 1349009

Опубликовано: 30.10.1987

Автор: Величко

МПК: H03M 13/05

Метки: декодирующее

...в мажоритарный элемент 2, который формирует из них символы итоговой комбинат,ии по принципу большинства и в блон 3 обнаружения достоверности символов, реализующий логическую функциюЭ 21Итогсвая комбинация с выхода элемента 2 поступает в и-разрядный первый регистр 4 сдвига и на и-й вход блока 8 из которого в случае отсутствия опибок выдается на выход 15 устройс "ва аналогично рассмотренному. Одновременно с этим блок 3 обнаружения достоверности символов осуществляет выдачу на запись во второй регистр 5 сдвига информации в виде последовательности нулей и единиц (комбинации несовпадений), причем единицы находятся только на трех позициях, где имело место хотя бы одно несовпадение в одноименных разрядах полученных повторов комбинации. Если в...

Номер патента: 885996

Опубликовано: 30.11.1981

Авторы: Жабин, Корнейчук, Меженый, Мишинский, Тарасенко, Токовенко

МПК: G06F 7/50

Метки: сумматор, фазоимпульсный

...входы триггеров1 и 2 соединены со входами слагаемых х35и у сумматора, а нулевые входы триггеров 1 и2, а также единичный вход триггера 4 и входпервого разряда регистра 8 - с шиной сигналаначальной установки (НУ) сумматора. Выходпервого разряда регистра 8 связан со входом40его последнего разряда, выход которого соединен с первым входом элемента Ю запрета. Второй вход элемента 10 запрета соединен с выход.дом элемента И 6, а его выход является выходом суммы, на котором формируется сигнал Б,и связан с нулевым входом триггера 4. Еди.Иничный выход триггера 4 связан со вторым вхо-дом элемента И 11, первый вход которогосоединен с шиной нулевой константы 1 о, а еговыход является выходом сигнала переноса вдтарший разряд Рр сумматора.Сумматор...

Номер патента: 945851

Опубликовано: 23.07.1982

Авторы: Леднев, Соболь, Токарева, Чубаров, Шабанов

МПК: G06F 11/277

Метки: блоков, радиоэлектронных

...ИЛИ иэ группы 15ф., 15,которые подключены к выходу18. Сигналы с выходов элементов ИЛИ,15,15, поступают на первые входы элементов И 1616 и далеес выходов эпементов И - на входы элементов ИЛИ 8, , 8. На выходах эпе"ментов ИЛИ 8,8 образуется цифровой код, который подается на группувходов В сумматора 9, Сумматор 9 реализует функцию=А+В,Дпя сравнения чисеп А и В необходимо реализовать соотношение А-В. Поэтому кодировка чисеп, поступающих навход В, производится в обратном коде.При сравнении используется выход 22 переноса старшего разряда сумматора 9.К выходу 18 регистра 10 подключенвход разряда формироватепя 7 кода соответствующий в обратном коде минимапьно допустимому значению контропируемого параметра. Если контролируемый параметр меньше...

Номер патента: 1019441

Опубликовано: 23.05.1983

Автор: Вершинин

МПК: G06F 7/50

Метки: двоично-десятичный, сумматор

...сумматора, содержит два элемента НЕ, два сумматора по модулю два и третий элемент И, причем входы первого сумматора по модулю два соединены с соответствующими входами знаков операндов " двоична"десятичного сумматора, первый вход второго сумматора по модулю два соединен с первым входом первого сумматора по модулю два, выход которого подклочен к управляющему входу входного блока инвертирования, входу первого, элемента НЕ, третьему вхо 30 ду блока коррекции, к первому входу третьего элемента И, выход первого элемента НЕ соединен с вторым входом первого элемента И и с четвертым входом блока коррекции, выход переноса входного сумматора подклочен к входу 35 второго элемента НЕ, выход которого соединен с вторым входом третьего элемента И,...