Декодирующее устройство

, 11Тс ЕНИ ОСУДАРСТВЕКНЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ПИСАКИЕ ИЗОБР А ВТОРСНОМУ СВИЯЕ П.ЛЬС 1 В(57) Изобретение относится к вьчислительной технике и технике связи.Его использование в системах помехустойчивой передачи информации стрехкратным повторением позволяетповысить быстродействие устройстваДекодирующее устройство содержит блок 1 преобразования, мажоритарныйэлемент 2, блок 3 определения достоверности символов, состоящий иэумма,ров 2-12 по модулю два изьемента ИЛИ 13, регистры 4,5, декодирунщий блок 8,триггеры 9;9,элемнты И 10,-10 и элемент ИЛИ 11,Благодаря введению блока 6 задержкии блока 7 сумматоров по модулю два,а также и триггеров 9 и и элементовИ 10 (и-разрядность входной комбинации) исправление однократных ошибок .трсизводнтся без получения двон.;в хомбинаций остатков от деленияна образующий полином цикличесногокода и без полного перебора этихос гков, 1 з.п, ф-лы, 1 ил.Изобретение относится к вычислительной технике и технике связы иможет быть использовано в системахпомехоустойчивой передачи информациис трехкратным повторением.Цель изобретения - повышение быстродействия устройства.Блок-схема декодирующего устройства приведена на чертеже,Декодирующее устройство содержитблок 1 преобразования, мажоритарныйэлемент 2, блок 3 определения достоверности символов, первый и второйрегистры 4,5 сдвига, блок 6 задержек,блок 7 сумматоров по модулю два,декодирующий блок 8, и триггеров 9(и - разрядность комбинации входногокода) и элементов И 1 О и элементИЛИ 11. Блок 3 состоит из трех сумматоров 12 по модулю два и элементаИЛИ 13. На чертеже обозначены вход14 и выход 15 устройства. Цепи синхронизации и начальной установки непоказаны.Блок 1 преобразования служит длязаписи каждого повтора принимаемойкомбинации в свой регистр и последующего одновременного поэлементйого вывода всех трех повторов на соответствующие выходы блока 1.Блок 7 представляет собой и сумматоров по модулю два, первые входы которых объединены и являются первым входом блока 7, а вторые входы вторыми входами этого блока.Декодирующий блок 8 представляет собой совокупность однотипных независимых декодеров, построенных на основе регистра сдвига с обратными связями по схеме деления на образующий полином входного кода. Этот блок 8 служит для проверки комбинации на соответствие используемому циклическому коду.Декодирующее устройство работает следующим образом.Перед приемом информации триггеры 10.1-10.и и вся остальная память переводится в нулевое состояние. Информация, закодированная циклическим кодом в виде трех повторов и-элементной кодовой комбинации, поступает с входа 14 устройства в блок 1 преобразования, осуществляющий вы-деление из кодовой посылки и запись каждого повтора в свой регистр с последующей их параллельной выдачей в блок 3 обнаружения достоверности 10 15 20 25 30 35 40 45 50 55 символов и в мажоритарный элемент 2. Кроме того, информация поступает и в декоднрующий блок 8, где осуществляется проверка комбинации на соответствие циклическому коду. В случае, когда хотя бы один из трех повторов ксмбинации окажется неискаженным, чтс свидетельствует об отсутствии остатка в схеме деления какого-либо 1-го подблока из блока 8, на соответствующий триггер 9,1 выдается импульс, переводящий его в единичнс е состояние, обеспечивая тем самым прохождение информации из этого подбг:ока на выход 15 устройства посредством подготовленного триггером 9.1 соответствующего элемента И 10.1 н элемент ИЛИ 1, С прохождением последнего импульса выходной комбина;ии устройство приводится в исходное состояние.Если все повторы комбинации будут искажены, то одноименные разряды повторяемсй комбинации (трех повторов) из блока 1 преобразования поступают в мажоритарный элемент 2, который формирует из них символы итоговой комбинат,ии по принципу большинства и в блон 3 обнаружения достоверности символов, реализующий логическую функциюЭ 21Итогсвая комбинация с выхода элемента 2 поступает в и-разрядный первый регистр 4 сдвига и на и-й вход блока 8 из которого в случае отсутствия опибок выдается на выход 15 устройс "ва аналогично рассмотренному. Одновременно с этим блок 3 обнаружения достоверности символов осуществляет выдачу на запись во второй регистр 5 сдвига информации в виде последовательности нулей и единиц (комбинации несовпадений), причем единицы находятся только на трех позициях, где имело место хотя бы одно несовпадение в одноименных разрядах полученных повторов комбинации. Если в процессе обработки декодирующим блоком 8 итоговой комбинации обнаруживается ошибка, то информация из регистров 4,5 поступает в блок 7 сумматоров. Комбинаци несовпадений из регистра 5 поступает на входы блока 7 через блок 6 задержки, осуществляющий задержку в выдаче информации с 5-го выхода (52) регистра 5 на соответствующий3 134 вход блока 7 сумматоров на 5-1 тактов работы устройства. Следовательно, в блоке 7 будут исправлены только те разряды итоговой комбинации из регистра 4, н которых было несовпадение н одноименных разрядах полученных повторов комбинации.С выходов блока 7 информация поступает н декодирующий блок 8, и в случае отсутствия остатка в одном из подблокон исправленная комбинация выдается на выход 15 устройства описанным ньппе способом. 11 ри обнаружении ошибки во всех подблоках блока 8 по истечении максимального времени декодирования устройства приводится в исходное состояние,Таким образом в декодирующем устройстве осущестнляется испранле" ние однократных ошибок только н недостоверных символах итоговой комбинации, исключая при этом получение двоичных комбинаций остатков в процессе деления многочленон кодоных комбинаций, пораженных одиночнымн ошибками, на образующий полипом и их полный перебор, благодаря чему и повьппается бгпстродейстние устройства.формула и з о б р е т е н и я1.Декодирующее устройство, содержащее блок преобразования, первый, второй и третий выходы которого подключены к одноименным входам мажори.тарного элемента и блока определения достоверности. символов, выходы которых соединены свходами соотнетстственно первого и второго регистров сдвига, декодирующий блок, первый и второй выходы первой группы которого соединены соответственно с первым входом первого элемента И и входом первого триггера, выход которого подключен к второму входу первого элемента И, элемент ИЛИ, второй - четвертый триггеры, выходы которых подключены к первым входам одноименных олементов И, вход блока преобразования является входом декодирую 9009 35 40 45 50 0 15 О 5 30 щего устройства, о т л и ч а ю щ ее с я тем, что, с целью повышениябыстродействия устройства, н неговведены блок задержек, блок суммато.рон по модулю дна, пятый - и-й элементы И 1 п - разрядность комбинациивходного кода) и пятый - и-й триггеры, выходы которых соединены с пер-.выми входами одноименных элементовИ, ныход первого регистра сдвигаподключен к первому входу блока сумматоров по модулю дна, первый выходкоторого объединен с входом устройства и подключен к первому входу декодирующего блока, выходы второго регистра сдвига через блок задержексоединены с соответствующими вторыми входами блока сумматоров по модулю дна, второй - (п)-й выходы которого соединены с одноименными входами декодирующего блока, и-й выходблока сумматоров по модулю два объединен с выходом мажоритарного элемента и подключен к и-му входу декодирующсто блока, первый и второй выходы второй - и-й групп которого подклп;чены соответственно к второмунхс ду одноименного элемента И и входу одноименного триггера, выходыпервого - и-о элементов И соединеныс соответствующими входами элементаИЛИ, ныход которого является выходомстроистнт 2. Устройство по п.1; о т л и ч а ю щ е е с я тем, что блок определения достоверности символов выполнен на элементе ИЛИ и сумматорах по модулю два, выходы которых соединены с входами элемента ИЛИ, первые входы первого и второго сумматоров по модулю дна объединены и являются первым входом блока, первый вход третьего и второй вход первого сумматоров по модулю два объединены и являются вторым входом блока, вторые нходгп второго и третьего сумматоров по модулю два объединены и являются третьим входом блока, выход элемента ИЛИ является выходом блока.