Библиотека

Союз Соеетских Социалистических РеспубликЗависимое от авт. свидетельства Мо МПК С 061 7 т.т 061 11/аявлено 31.111.1969 ( 1327582/18-24 присоединением заявки иоритет Комитет по цепамзобретений н открытпрн Сосете МинистрСССР УДК 681.325.5;681,326,75 (088.8) публиковацо 07,1 Х.191. Бюллетень М ата опубликования описания 31.1.1972 Авторыизобретения ВСГОО 1 СЗКАЯ Е 1 БЛ ИОТ г" КА Савина и В. К. Марино Смирн аявцтел РИФМЕТИЧЕСКОЕ УСТРОЙСТВО т Изобретение относится к области вычислительной техники, а именно к арифметическим устройствам (АУ) цифровой вычислительной машины (ЦВМ) и может найти применение при создании надежных управляющих специа лизированных ЦВМ.Известны арифметические устройства, содержащие регистры хранения операндов, сумматор параллельного действия с цепью сквозного переноса, схему определения контроль ного кода результата действий цад операндами, схему формирования (определетгия) контрольного кода по контрольным кодам операндов, схему сравнения контрольных кодов, запрещающую использование результата в слу чае несовпадения контрольных кодов. Однако в таких устройствах при неисправности одного элег(троэлемента, искажающей результат, выходные сигналы устройства нельзя использовать дальше без отключения схемы, в состав 20 которой входит неисправный элемент.Описываемое изобретение позволяет создать надежное арифметическое устройство, позволяющее при неисправности одного элемента цепей переноса или суммы получить 25 правильный результат вычислений на том же сумматоре без отключения логической схемы, в состав которой входит неисправный элемент.Это достигается тем, что в состав арифметического устройства введены схема форми рования единичного сигнала и две схемы совпадения ца выходах каждого цз регистров операндов, причем на первые входы первых схем совпадения подключен инверсный выход схемы сравнения, а на вторые - прямой выход соответствующего регистра операнда, на первые входы вторых схем совпадения подключен прямой выход схемы сравнения, а ца вторые - ццверсцый выход соответствующего регистра операнда, выходы схем совпадения подключецы к входам сумматора, вход схемы формирования единичного сигнала соединен с выходом схемы сравнения, а выход - с входом сумматора.На чертеже приведена блок-схема арифметического устройства.Арифметическое устройство работает следующим ооразом. С регистра 1 хранения первого операнда х через схему совпадения 2 код х поступает ца вход ячеек сумматора 3. С регистра 4 хранения второго операнда у через схему совпадения 5 код у поступает ца второй вход ячейки сумматора.В -й ячейке сумматора формируется перецос в +1-й разрядП;. 1: ху; / х;Пт / утП;и значение суммы -го разряда результатаС . х,у,ПД х,Пгт / у,П; т Ц П,.Пт, т, где х; - первый вход г-й ячейки сумматора;у; - второй вход т-й ячейки сумматора; П, - третий вход г-й ячейки сумматора.314204 Составитель И. ДолгушеваРедактор М. Аникеева Тсхрсд Л. Куклина Корректор Н. Рождественская Заказ 3836712 Изд. М 1489 Тирак 473 11 ИИИПИ Комитета по делам изобретений и открытий при СМосква, )К, 1 заушская нао., д. 45 Подписное те Министров СССРшография, пр. Сапунова, 2 В ячейке младшего разряда сумматора на вход П, подается нулевой код.При несовпадении контрольного кода, формируемого схемой б по результату операции, с контрольным кодом, формируемым схемой 7 по контрольным кодам операндов, схема сравнения контрольных кодов 8 вырабатывает сигнал, по которому с регистра 1 хранения первого операнда через схему совпадения 9 инверсный код х поступает на вход ячеек сумматора 3, с регистра 4 хранения второго операнда через схему совпадения 10 инверсный код у поступает на второй вход ячеек сумматора.В 1-й ячейке сумматора формируетсяПс+1 = х, у, / х, П, у, ПС, = х, у, П, / х,П.,1/ у,Пг+1 /П,П+1.В ячейке младшего разряда сумматора на вход П, схемой формирования единичного сигнала 11 подается единичный сигнал Пю.Если возникает неисправность, из-за которой в разрядной ячейке сумматора на выходах вырабатывается постоянный сигнал независимо от кодов, поступающих на вход ячейки сумматора 8, то в одном из действий значение П; и С; совпадает с сигналом неисправной ячейки, и искажения результата операции не произойдет,Предмет изобретения5Арифметическое устройство, содержащеерегистры операндов, сумматор, схему определения контрольного кода результата, схему формирования контрольного кода результата 10 по контрольным кодам операндов, схему сравнения контрольных кодов, отличаюи 1 ееся тем, что, с целью расширения функциональных возможностей устройства, в него введены схема формирования единичного сигнала и по 15 две схемы совпадения на выходах каждого изрегистров операндов, причем на первые входы первых схем совпадения подключен инверсный выход схемы сравнения, а на вторые - прямой выход соответствующего регистра опе ранда, на первые входы вторых схем совпадения подключен прямой выход схемы сравнения, а на вторые - инверсный выход соответствующего регистра операнда, выходы схем совпадения подключены к входам сумматора, 25 вход схемы формирования единичного сигнала соединен с выходом схемы сравнения, а выход - с входом сумматора.