Преобразователь интервалов времени в цифровой код

271131 ОПИСАНИ Е ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советских Социалистических РеспубликЗависимое от авт. свидетельства Лоз Кл, 42 пт, 3/О явлено 01,Ч 11.1968 ( 1254930(1 присоединением заявки М ПК 0 061 Комитет оо деламзобретеииб и открыт риоритет ЧК 681 355(О 88 8) убликовано 12.Ч,1970, Бюллетень й та опубликования описания 3.Х.197 и Совете Министре СССР,. М. Беляков, Ю. В. Блинков, Е. А. Ломтев и В. М. Шляндин Пензенский политехнический институтаявител ОБРАЗОВАТЕЛЬ ИНТЕРВАЛОВ ВРЕМЕНИ В ЦИФРОВОЙ 5 и б задн первого и вт и формирую рого разряд 5 ряда имеет секунду, а л да - 10 отв х фронтов интервалов в орого разрядов с десятью в щие триггеры 7 и 8 первого в, Линия задержки 1 перво 10 отводов через каждую иния задержки 2 второго дов через 0,1,яксек. ременн ,одт и н втого раз- мнкро- разэяИзобретение относится к устроиствам для преобразования и кодирования информации,1 Лзвестны преобразователи интервалов времени в цифровой код, содержащие формирующие триггеры, схемы сборки, регистры памяти разрядов и линии задержки с отводами, причем выходы линии задержки подключены ко входам схем сборки,В предложенном преобразователе выход схемы сборки соединен с первым входом формирующего триггера разряда, второй вход которого соединен с последним выходом линии задержки разряда и с разрешающим входом регистра памяти разряда, другие входы которого соединены с выходами линии задержки разряда, а выход формирующего триггера подключен ко входу линии задержки следующего разряда. Это позволяет исключить источник опорной частоты, свести к минимуму количество высокочастотного оборудования и тем самым упростить схему преобразователя.На фиг. 1 изображена схема предлагаемого преобразователя; на фиг. 2 - временная диаграмма.Преобразователь состоит из нескольких разрядов (на схеме показаны только два разряда), содержит линии задержки 1 и 2 соответственно первого и второго разряда с отводами, регистры памяти 3 и 4 первого и второго разрядов с одиннадцатью входами, схемы сборки Пусть требуется измерить интервал Т= 1 О = 1,47 лксек. Перед измерением схему приводят в исходное состояние, после чего на вход линии задержки 1 подают измеряемый интервал Т. На ее выходах 91 - 0 появляются интервалы Т, задержанные относительно 15 друг друга на время дискретности первогооазряда, т. е. на 1 ксек. Передний фронт последнего интервала с выхода 01 запускает триггер 7, а следующий непосредственно за низа задний фронт одного из предыдущих интерва лов со схемы сборки 5, поступивший па схемусборки в данном случае с выхода 1 т линии задержки, возвращает триггер 7 в исходное состояние. 5 На входах регистра памяти 3 также появляются задержанные интервалы, но запись производится только в тот момент, когда на разрешающий вход регистра памяти приходит заднич фронт интервала с триггера 7. Так 0 как запись производится задними фронтами. Коган Техред Л. В. Куклина Корректоры: В. Петроваи Е. Ласточкина сдактор Заказ 2275/7 Тираж 480 Подписное ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР Москва, Ж, Раушская наб., д. 4/5 ипография, пр. Сапунова, 2 задержанных интервалов, а разрешение па запись - задним фронтом интервала с триггера 7 через дифференцирующие цепи, в данном случае в первом разряде записывается число 1, а на выходе триггера формируется интервал времени М,=1,47 лксек - 1 лксек= - =0,47,цксек, который подается ца разрешающий вход регистра памяти и Аа линию задержки 2 второго разряда, где происходцт преобразование, аналогичное преобразоваццю 10 в первом разряде. Таким образом, во втором разряде записывается 4. Если необходимо получить еще один знак отсчета, к выходу триггера второго разряда подключают третий разряд и т. д, При том линия задержки каж дого последующего. разряда должна иметь задержку, в 10 раз меньше задеркки предыдущего разряда. Преобразователь интервалов времени в цифровой код, содержащий формирующие тршгеры, схемы сборки, регистры памяти разрядов и линию задержки с отводами, причем выходы линии задержки подключены ко входам схем сборки, отличающийся тем, что, с целью упрощения устройства в нем выход схемы сборки соединен с первым выходом формирующего триггера разряда, второй вход которого соединен с последним выходом линии задержки разряда и с разрешающим входом регистра памяти разряда, другие входы которого соединены с выходами линии задержки разряда, выход формирующего триггера подключен ко входу линии задержки следующего разряда.