Цифровой интегратор

/24-2479. Бал. Уский полит тся к радиопольз овано 00 Ю ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГКНТ СССР(56) Авторское свидетельство СССР Р 1200287, кл. С 06 Р 7/64, 1984,Теоретические основы радиолокации, /Под ред. В.Е.Дулевича. Советское радио, 1978, с. 168-171,(54) ЦИФРОВОЙ ИНТЕГРАТ (57) Изобретение относ технике и может быть и в устройствах цифровой обработки сигналов. Целью изобретения являетс упрощение цифрового интегратора путем уменьшения числа элементарных сумматоров, необходимых для его реализации. Поставленная цель дост гается тем, что и интегратор, содер жащий квантователь 1, г элементов 4 памяти, вместо и-входоваго г-разрядного сумматора введен г-входый К-разрядный сумматор (К 3 1 од и) и каждый элемент памяти содержит элемент 5 задержки, первый элемент И 6 реверсивный К-разрядный счетчик 7, элемент И-НЕ 8, второй элемент И 9,ил.Изобретение относится к радиотехнике и может использоваться в устройствах цифровой обработки сигналов.Цель изобретения - упрощение циф 5рового интегратора за счет уменьшения числа элементарных сумматоров,необходимых для его реализации.На чертеже представлена функциональная схема цифрового интегратора.Цифровой интегратор содержит квантователь 1, состоящий из последовательно соединенных генератора 2 тактовых импульсов и АЦП 3, г элементов4 памяти, каждый из которых состоитиз элемента 5 задержки, первого эле"мента И 6, реверсивного счетчика 7,элемента И-НЕ 8 и второго элементаИ 9, г-входовый К-разрядный сумматор 10. 20Цифровой интегратор работаетследующим образом,В квантователе 1 осуществляетсявременная дискретизация входногосигнала импульсами генератора 2 25и его амплитудное квантование г-разрядными двоичными числами, Символы"1" и "О" определенного разряда но"ступают с АЦП 3 на вход соответствую- фщего элемента 4 памяти, в котором они 30подаются на суммирующий вход реверсивного счетчика 7 через элемент И 9,а на вычитающий вход - после задержки на и тактов в элементе 5эпдержки через элемент И 6. ЭлементИ-НЕ 8 управляет работой элементовИ 6 и 9. Если на входах действуютодинаковые символы, то показаниясчетчика 7 не изменяются, в противном случае они соответственно увеличиваются или уменьшаются на единицув зависимости от того, на входе какого из элементов И, второго 9 илипервого 6, действует сигнал логической "1". В результате этого в 45начетчике 7 осуществляется скользящее суммирование п символов определенного разряда, действующих насоседних тактовых интервалах времени. Получающиеся на выходах счетчиков 7 двоичные К-разрядные числа/К Ъ 1 о 8 п/ складываются в г-входовомК-разрядном сумматоре 10 так, что наего выходе на каждом такте формируется двоичное число, равное сумме иг-разрядных чисел.формула изобретенияЦифровой интегратор, содержащий квантователь, состоящий из генератора тактовых импульсов и аналого.-цифрового преобразователя и г элемент тов памяти, аналоговый вход аналогоцифрового преобразователя является входом аналогового сигнала интегратора, выход генератора тактирующих импульсов подключен к тактирующему входу аналого-циФрового преобразователя, выходы цифровых разрядов с первого по г-й которого подключены к информационным входам соответствующих элементов памяти с первого по г-й, тактирующие входы которых подключены к выходу генератора тактовых импульсов, о т л и ч а ю щ и й с я тем, что, с целью упрощения цифрового интегратора, в него введены г-входовый К-разрядный сумматор и в каждый из элементов памяти - элемент задержки, первый и второй элементы И, элемент И-НЕ, реверсивный К-разрядный счетчик, причем в каждом из элементов памяти информационный вход элемента памяти подключен к первым входам второго элемента И, элемента И-НЕ и элемента задержки, выход которого подключен к первому входу первого элемента И и второму входу элемента И-НЕ, выход которого подключен к вторым входам первого и второго элементов И, выходы которых подключены к входу суммирования и входу вычитания реверсивного К-раз рядного счетчика соответственно, тактирующий вход элемента памяти подключен к одноименным входам элемента задержки и реверсивного К- разрядного счетчика, информационный К-разрядный выход которого подключен к одноименному выходу элемента памяти, информационные К-разрядные выходы элементов памяти с первого по г-й подключены к одноименным входам т-входового К-разрядного сумматора, информационный выход которого является выходом интегратора,