Устройство для выполнения команд реализации систем многоместных логических функций

Авторзобрете ни ф, Мелех Заяв нинградский ордена Ленина полит им. М. И, Калини): УСТРОЙСТВО ДЛЯ ВЫПОЛНЕН СИСТЕМ МНОГОМЕСТНЫХтносится к ы числите Известен процессор для управления производственным процессом, в котором применена специальная логическая схема для выполнения логических операции над информацией, поступающей по шине передачи данных 1 2 1Недостатками его являются значительные аппаратурные затраты, жесткость структуры операционного блока, необходимость его перестройки при изменении реализуемых функций. йство, с ержашее к памят ройстве ных ло блок, том и и вы- . гичесм пумногомесолняется пр е В качестве элементарных оп этом используются либо коМанды ных двухместных логических оп команды условных переходов. Д логические операции выполняю метико-логическом блоке, а м ция адреса команды при усло ходах - в блоке управления с узла выбора условия переходака команд 113 Наиболее близким по технической сущ ности к изобретению является устройство, содержашее ячейки памяти, регистр числа, регистры первого и второго операндов и регистр адреса, причем выход каждой ячейки памяти соединен с соответствуюшими информапионными входами регистра числа, регистра первого операнда и регистра второго операнда, Данное устройство может выполнять функции арифметико-логического устройства с табличной реализацией поразрядных двухных перепомошью и счетчи Однако программная реал темы логических функций с водительность, усложняет п обеспечение и увеличивает ек памяти для хранения пр изация сисижает произограммноеатраты.яче- ;грамм,Изобретение оной технике.Известно устрметико-логическиблок управления.числение системыких функций вып ераций прии оразрядераций, либо вухместные тся в ариф- одификаОМАНД РЕАЛИЗАЦИИЧЕСКИХ,ФУНКЦИЙ23 9990 ным входам переключателей второй группы, а выходы переключателейпервой и второй групп соединены с соответствую.щими разрядами информационного входа блока памяти, управляюшие входы регист- з ра операнда, регистра результата, переюпочателей первой и второй групп соедийены с вторым выходом блока микропрограммного управления, управляквций вход пятого оммутатора информации соединен с.треть-в им выходом регистра команд, упрввляквцие входй с первагопо четвертый коммутаторов информации соединены с четвертым выходом регистра команд и с первым выхо-., дом блока элементов ИЛИ, первые входы .1 которых подключены к шестому выходу регистра команд, в вторые входы - к пер- вому выходу регистра операнда, четвертый и пятый информационные входы мультиплексора адресных кодов соединены соответ ственно с пятым Выходом регистра ко 51 24манд и вторым выходом блока элемепи овИЛИ,второй выход регистра операнда подключен к шестому информационному входумультиплексора адресных кодов, седьмойинформационный вход которого соединенс третьим входом устройства. Источники информации,принятые во внимание при экспертизе1. Девятков В, В. Программная реализация управлякацих алгоритмов, - "Автоматизированное проектирование дискретных управляющих устройств," М "Наука", 1980, с. 30-47.2, Опубликованная заявка франции2378311, кл, С 06 Р 9/06,С 06 Р 15/46, 19783. Авторское свидетельство СССР640300, кл, С 06 Г 15/00, 1976; Москва, Ж, Раушс Подписиа СССРратийя наб., д.3 999051 4мации, выход которого подключен к второму информационному. входу коммутатора условия перехода, выход регистра резульгага соединен с информационными входами переключателей первой группы и дешифратора, выход которого подключен к информационным входам переключателей второй группы, а выходы переключателей первой и второй .групп.соединеныс соответствующими разрядами. информационного входа блока памяти, управляющие входы регистра операнда, регистра резульгага, переключателей первой и. второй групп соединены с вторым выходом блока микропрограммного упРавления управляюший вход пятого коммутатора информации соединен с, третьим выходом регистра команд, управляющие. входы с первого по четвертый коммутаторов ин-. формации соединены с четвертым выходом регистра команд и с первым выходом блока элементов ИЛИ, первые входы которых подключены к шестому выходу регистра команд, а вторые входы - к первому выходу регистра операнда, четвертый и пятый информационные входы мультиплексора адресных кодов соединены соответственно с пятым. выходом регистра команд и вторым выходом блока . элементоВ ИЛИ, второй выход регистра операнда подключен к шестому информационному входу мультиплексора адресных . кодов, седьмой информационный вход которого соединен с третьим. входом устрой- . ства.На фиг. 1 представлена структурная схема устройства; на фиг, 2 - пример реализации узла формирования управляющих сигналов; на фиг. 3 - пример размещения таблиц в выделенном сегменте; на фиг 4 - временная диаграмма работы устройства; на фиг. 5 - пример кодирования альтернативных решений.Устройство содержит блок 1 памяти, выход 2 устройства; первый 3, второй, 4 и третий 5 входы устройства; регистр 6 команд; первый 7, второй 8, третий 9, четвертый 10, пятый 11 и шестой 12 выходы регистра 6 команд, информационный 13 и управляюший 14 входьг регистра 6 команд; счетчик 15 команд, информационный 16, счетный 17 и управляющий 18 входы счетчика 15 команд; коммутатор 19 условия перехода с первым , 4 информационным, вторым 20 информационным и управляюшим 21 входами; мультиплексор 22 адресных кодов; информационные входы 23- 2.8 мультиплексо;-ра 22, его управляюший вход 29, адресместных и одноместных логических функций. Таблицы можно изменять путем перезаписи их в ОЗУ 3 ,Однако это устройство не имеет средств длявыполнения системы многомест-5ных логических функций. Поэтому в ЭВМс таким устройством хранения и преобразования для вычисления системы многоместных логических функций возможентолько программный способ, недостатка- .1 Оми которого являются сложность программ, значительные затраты памятидляих хранения, сравнительно большое время выполнения программ.Целью изобретенияявляется повыше- Иние производительности.Поставленная цельдостигается тем,что в устройство, содержащее блок памяти., регистр команд, счетчик команд,коммута ор условия перехода, мульти-.:20плексор адресных кодов, выход которогосоединен с адресным входом блока памяти, блок микропрограммного управления,вход которого соединен. с первым выходом регистра команд, информационный 25вход которого соединен с информационнымвыходом блока памяти, являюшимся выходом устройства, информационный вход блока памяти является первым входом уст-ройства, первый информационный вход ЗОмультиплексора . адресных кодов подключенк выходу счетчика команд, второй информационный вход - к второму выходу регистра команд, третий информационный, .вход соединен с третьим, четвертым, .35пятым и шестым выходами регистра команд, информационный вход счетчика команд соединен с информационным выходом блока памяти, счетный вход счетчикакоманд подключен к выходу коммутатора46условия перехода, первый информационный вход которого является вторым входом устройства, управляющие входы блока памяти, регистра команд, счетчикакоманд, коммутатора условия перехода45и мультиплексора адресных кодов соединены с первым выходом блока микропрограммного управления, введены регистроперанда, блок элементов ИЛИ, лятькоммутаторов информации, регистр результата, дешифратор и две группы переключателей, причем информационные входы регистра операнда и с первого по четвертый коммутаторов информации соединеныс информационнымвыходом блока памяти,выходы педого, второго, третьего 1 и четвер 5того коммутаторов информации соединены с информационными входами регистрарезультата и пятого коммутатора инфоргде ЫО 1 2Х - ближайшее целое, не превьппаю;шее Х .Так, в рассмотренном примере для размещения таблицы 1 выбраны разряды В , = 17 и 17 + 4 = 21. При этом приведенное выше условие выполняется, при 1 = 2: 4-2, 1-2 2 9: 9990логических функций. Предусмотрена воэ,можность выполнения команды реализации системы иэ четырех .многоместныхлогических функций и команды реализации одной многоместной логической функции. С помощью этих команд может бытьсоставлена программа дня реализациисистем из любого числа функций,Таблицы реализуемых функций размещаются в выделенном сегменте накопитейля блока памяти. Этот сегмен 1 содержитгг гг - разрядных ячеек. Для запоминаниякаждого элемента таблицы реализуемойфункции используется один разряд, Такимобразом, в выделенном сегменте можетбыть размещено М и элементов таблиц.На фиг, 3 для пррстоты изображенияпоказан небольшой сегмент накопителяблока 1 памятигсодержаший 32 ячейкис номерами О - 31; гг = 24; Сначаларассмотрим возможные способы размещения таблиц одиночных логическихфункций; Число аргументов Р реализуемойлогической функции может быть различным.Если Рф Рт макс=бо% йс, то для разме фщения такой функции используется одинразряд сегмента накопителя. Так в примере, показаном на фиг. З,йс= 32,Рт с= 5. В первом разряде сегмента, йапример, размещается таблица функции ЗггЕ(Х 1,х,ХЗ, Х+, Х ). При РсР. водном разряде сегмента можноразмешатънесколько таблиц, обеспечивая их плотную"упаковку". Так во втором разряде показано расположение таблиц двух четырехместных функций У 2(Х, Х, Х, Х, ) иУ ( Х.г, Х 2,Х,Х,) в ячейках О - 15 и16 - 31, соответственно, В третьем раэряце показано возможное расположение )таблиц четырехместной логической Функции К,Я Х 2, Л, Х,) в ячейках 0 -1 5 и двух трехместных: % (Х, Х, Х ) вячейках 16 - 23 и (Х 1,Х,ХЗ) вячейках 24 - 31.Таблицы системы четырех логическихфункций должны размещаться в четырехсоседних разрядах 4 К+1, 4 К+2, 4 К+3,4 К+4, К=0,1, Так на фиг. 3 в разрядах 5 - 8 показано расположение талиц четырех пятиместных логическихфункций,Если число аргументов Р) Ргакстодля размещения таблицы может быть использовано несколько разрядов выделенного сегмента, отстоящих друг от Ърргана четыре разряда.Так, например, .об35ласть накопителя, соответствуккцая 916 разрядам выделенного сегмента может быть использовано для размещения 81 10таблиц четырех шестиместных логическихфункций,На фиг. 3 для примера приведено размещение таблицы шестиместной логической функции К 1 в разрядах семнадцатьи двадцать один. Функция может бытьзадана перечислением номеров Р, накоторых она принимает значение 1".Так в рассматриваемом примере:41 41 48 У 14В младшем из используемых разрядов(семнадцатом) размещены ацементытаблиц, соотвеп:твующие младшим тридцатидвум номерам наборов 1 = 0 - 31,а в старшем (двадцать первом) разрядесоответствующие следующим тридцатидвум номерам наборов г = 32 - 63.При этом в семнадцатом ряде междуномером г набора и номером ячейки гч 1справедливо соотношение: гг. = 1 (1 31),а в старшем(двадцать первом 1 разрядедля.номера ячейки М 2 и номера ) набора - соотношение: М= 1- 32(г31).В соответствии с принятой (фйг. 1)схемой соединений коммутаторов 4650 информации, при выборе номера младшего разряда 5, для размещения таблицы функции с числом аргументовРРт. макснеобходимо учитывать следующее условие:ВР,т. марксР-ггг В соответствии с принятым способом сначала следует размещать таблицы систем многоместных логических функцггй, затем одиночных функций с числом аргу- . ментов Р)Р , , и далее в любые свободные разряды размещать таблицы остальньк функций.Если число реализуемых логических функций велико и одного сегмента накопителя блока 1 памяти с числом ячеек Мо недостаточно для размещения всех" РмюнЧисла разрядов щ в выделенных группах переменных согласно их назначениюи связям, представленным на фиг. 1, 2должны удовлетворять следукзцим услоП 44 МцКС Ео%2 "Сщю.) Ч 2 дщ 2 щМ)2 Ь е ф 2 %2 "с 1щ зщ 2 кщ-щ +щ +щ ),Ф =Ф"45 2 И Иф 40= 28 - мЫКс ФИ5 ( 2 Ь 23 28) 11 9990 таблиц, то может быть выделено несколько сегментов, Число сегментов накопителя, используемых для хранения табпиц, устанавпивается при программировании задачи и не определяется жестко схемойб устройства.Рассмотрим, как выполняется адресация к элементам таблиц.Адрес ячейки в блоке 1 памяти при обращении к таблицам формируется с цо- й мощью четвертого канада мультиплексора 22 кода адреса.На вход 5 подается фиксированный код Св 1, являющийся адресом области накопителя, в которой могут разме:- шаться табпицы реализуемых функций, Код Хг Уц пъ; 1соответствует номеру сегмента в выделенной области накопитег, Таким образом, код С 5 оХ 2 является адресом сегмента накопителя, 26 в котором размещены таблицы реализуемых Функций, Код Х. оХ доопределяет адрес ячейки, в которой хранится результат реализуемых функций. Число разрядов в 2 кода Х гп 1") соответствует мини- В мальному числу 1 мн двоичных переменных, таблица логической функции от которых может быть записана в бпок памяти. Если требуется реализовать погическую функциюот Р переменных при РР,= М = в й, то ее следует представить как неполностью определенную функцию Еот Ри переменных:РМЮН, 1,2 Г.- У (,Г 2 ),. 2,1=0 где Р,щ- максимальное число двоичвьв переменных, логическая руикция от кото 81 12рых может бьггь решпзована с помощьюодной команды;Мс - число ячеек сегмента накопителя в блоке 1 памяти, выделенного дляхранения таблиц многоместных логических Функций;пс - максимальное число сегментов,которое может быть выдедено для разме,щения таблиц реализуемых логическихфункци йп - число разрядов в коде адресана входе 30 блока 1 памяти;и - число разрядов в ячейках блока 1п амятииндексыу переменных го; соответствуют номерам позиций на фиг, 1,Рассмотрим пример определения чисел разрядов а. В выделенных группах1переменных.Пусть Йс= 32, ь = 32, п = 12,22 с -- 32, РмокС =, 8,Используя .приведенные выше уравнения, подучим:а=Г,-еон,:а-ее,за:з;в =2,10 Зеч" Г ( )=ьм 2-(2 3):о;11="ЪЬ=РЧКс Г=ЗЕо 22 Г=5,2= ЩЗ,= Щ-пУВ,+ ) =2-(г+О+52=5;п щ=п =в 12-е 4:5-3=2;40 28 макс п 12 "ф ф"2 1щвфщф 11 +щ +щ =12-(Бф 2 фЭ):2,26 И 28Рассмотрим порядок подключения информационных входов 51 - 54 коммутаторов информации 46 - 49 к выходу 2блока 1 памяти. В соответствии с принятым способом размещения табпиц систем многоместных логических функцийи описанными выше связями управпякепихвходов 56 - 58 и выходов коммутаторов 46 - 49 информации первый разряд