Устройство для отладки программ микроэвм

(19) 06 Г 11/2 51) ЗОБРЕТЕН И ОП СВИДЕТЕЛЬСТВ АВТО РС(56) Авторское свидетельство СССР И. 1213482, кл. 6 06 Г 11/28, 1984,Авторское свидетельство СССР )ч. 1462327, кл. 6 06 Р 11/28, 1987.(54) УСТРОЙСТВО ДЛЯ ОТЛАДКИ ПРОГРАММ МИКРОЭВМ(57) Изобретение относится к вычислительной технике и может быть использовано при отладке аппаратуры и программ в реальном масштабе времени, С целью повышения производительности при отладке программ и расширения функциональных возможноИзобретение относится к вычислительной технике и может быть использовано при отладке аппаратуры и программ в реальном масштабе времени.и может найти широкое применение при отладке и эксплуатации микропроцессорных систем и устройств (как однопроцессорных, так и многопроцессорных),Целью изобретения является повышение производительности при отладке программ и расширение функциональных возможностей за счет возможности отладки восьми - и шестнадцати разрядных микропроцессоров.На фиг. 1 и 2 представлена функциональная схема устройства отладки программ; на фиг.3 - временная диаграмма в ГОСУДАРСТВЕННОЕ ПАТЕНТНОВЕДОМСТВО СССР(ГОСПАТЕНТ СССР) стеи, в устроиство. содержащее блок задания адреса, блок входных данных и режимов отладки, дешифратор адреса, блок адреса останова, схему сравнения, первый и второй элементы И, элемент ИЛИ, триггеры готовности, блокировки памяти, запроса прерывания, сброса, запроса захвата, введены микропроцессор, блок выходных данных и режимов отладки, шинный формирователь данных, шинный формирователь адреса, мультиплексор, отладочное ОЗУ, три элемента И, триггер запроса прямого доступа к памяти, регистр-защелка старшего байта адреса, четыре группы трехстабильных ключей, контроллер прямого доступа к памяти, приемопередатчик последовательного канала с соответствующей совокупностью связей. 5 ил. режиме загрузки информации в отлаживаемое устройство на управляющей микро- ЭВМ; на фиг,4 - временная диаграмма чтения памяти отлаживаемого устройства и ее передачи в управляющую микроЭВМ; на фиг.б - временная диаграмма программирования ПЗУ.Устройство (фиг.1, 2) содержит ПЗУ 1, блок 2 задания адреса, блок 3 адреса оста- нова и режимов отладки, блок 4 входных данных и режимов отладки, микропроцессор 5. первый и второй элементы И Р, 7, схему сравнения 8, шинные формирователи данных 9 и 10, адресный мультиплексор 11, третий и четвертый элементы адреса И 12, 13, элемент ИЛИ 14, отладочный блок памяти 15, триггер 16 запроса прямого доступа,пятый вход блока выходных данных и режимов отладки соединены с входом устройства для подключения к выходу управляющего сигнала "Память устройства авода-вывода" управляющей микроЭВМ, о т л и ч а ю щ е е с я тем, что, с целью повышения производительности при отладке программ и расширения функциональных возможностей за счет возможности отладки восьми- и шестнадцатиразрядных процессоров, в устройство введены шинный формирователь данных, шинный формирователь адреса, адресный мультиплексор, отладочный блок памяти, третий элемент И, триггер запроса прямого доступа, четвертый элемент И, триггера готовности контроллера прямого доступа к памяти, регистр-защелка старшего байта адреса, первая-четвертая группы трехстабильных ключей, контроллер прямого доступа к памяти, пятый элемент И, причем первые входы шинного формирователя данных и регистра-защелки старшего байта адреса, а также первый вход-выход контроллера прямого доступа к памяти соединены входом-выходом устройства для подключения к внутренней шине данных управляющей микроЭВМ, выход таймера блока выходных данных и режимов отладки является выходом устройства для подключения к входу первого запроса прерывания внутренней шины управления управляющей микроЭВМ, первые входы шинного формирователя адреса, адресного мультиплексора и четвертой группы трехстабильных ключей соединены с адресной шиной управляющей микроЭВМ, первый вход третьей группы трехстабильных ключей и второй вход адресного мультиплексора соединены с входом устройства для подключения к выходу записи шины управления управляющей микроЭВМ, второй вход третьей группы трехстабильных ключей является входом устройства для подключения к выходу чтения шины управления управляющей микроЭВМ, тактовый вход контроллера прямого доступа к памяти и первый вход пятого элемента И соединены с входом устройства для подключения к выходу тактовой частоты шины управления управляющей микроЭВМ, пятый-восьмой выходы дешифратора адреса соответственно соединены с входами выборки контроллера прямого доступа, с первыми установочными входами триггера запроса прямого доступа к памяти и триггера готовности контроллера прямого доступа к памяти, с вторым установочным входом триггера запроса прямого доступа к памяти и установочным входом триггера готоаности, первый выход блока блока выходных данных и режимов отладки,5 10 15 20 25 30 35 40 45 50 55 определяющий режим загрузки ОЗУ, соединен с вторыми входами шинных формировтелей данных, адреса и с третьим входом адресного мультиплексора. второй выход блока выходных данных и режимов отладки, определяющий режим установки прямого доступа к памяти, соединен с первым входом третьего элемента И, третий выход блока выходных данных и режимов отладки, режима "Программирование ППЗУ" соединен с первым входом четвертого элемента И, четвертый выход блока выходных данных и режимов отладки соединен с установочным входом триггера запроса захвата, пятый выход блока выходных донных и режимов отладки является выходом устройства для подключения к входу записи ППЗУ внешней .шины управления отлаживаемой микроЭВМ, шестой выход запрета выдачи блока выходных данных и режимов отладки соединен с первым входом второй группы трехстабильных ключей, выход шинного формирователя адреса, первый и второй выходы адресного мультиплексора, первый вход отладочного блока памяти соединены с внешней шиной адреса отлаживаемой микроЭВМ, выход шинного формирователя данных соединен с вторым входом отладочного блока памяти и внешней шиной данных отлаживаемой микроЭВМ, четвертый вход адресного мультиплексора соединен с шестым выходом блока входных данных и режимов отладки и соединен с входом устройства для подключения к выходу чтения внешней шины управления отлаживаемой микроЭВМ, пятый вход адресного мультиплексора соединен с внешней шиной адреса отливаемой микроЭВМ, третий и четвертый выходы адресного мультиплексора соединены с третьим и четвертым входами отладочного блока памяти, выход строба адреса контроллера прямого доступа к памяти соединен с вторым входом регистра защелки старшего байта адреса и вторыми входами третьего и четвертого элемента И, выход разрешения адреса контроллера прямого доступа к памяти соединен с первым входом первой группы трехстабильных ключей и третьим входом регистра-защелки старшего байта, выход запроса захвата контроллера прямого доступа к памяти соединен с информационным входом триггера запроса захвата, вход подтверждения захвата контроллера прямого доступа к памяти, вторые входы второй и четвертой группы трехстабильных ключей, третий вход третьей группы трехстабильных ключей соединены с входом устройства для подключения к выходу подтверждения захвата внешней шины управления отлажи 18156432122ваемой микроЭВМ, вход контроллера прямого доступа памяти записи памяти соединен с первым выходом третьей группы трехстабильных ключей и входом устройства для подключеНия к одноименному выходу внешней шины управления отлаживземой микроЭВМ, вход контроллера прямого доступа к памяти чтения соединен с вторым выходом третьей группы трехстабильных ключей и входом устройства для подключения к одноименному выходу внешней шины управления отлаживаемой микроЭВМ, выход триггера готовности контроллера прямого доступа к памяти соединен с входом готовности контроллера прямого доступа к памяти и вторым входом пятого элемента И, выход которого соединен со счетным входом таймера блока выходных данных и режимов отладки; седьмой и восьмой выходы блока выходных данных и режимов отладки образуют выход шестНадцатиразрядного информационного слова, который соединен с третьим входом второй группы трехстабильных ключей; четвертый и пятый входы второй группы трех- стабильных ключей являются входами устройства для подключения к выходам блокировки памяти и подтверждения прерывания внешней шины управления отлаживаемой микроЭВМ, выход второй группы трехстабильных ключей является выходом устройства для подключения к входу внешней шины данных отлаживаемой микроЭВМ, выход третьего элемента И соединен с тактовым входом триггера запроса прямого доступа к памяти, выход четвертого 5 элемента И соединен с тактовым входомтриггера готовности контроллера прямого доступа к памяти, выходы первой группы трехстабильных ключей и регистра защелки старшего байта адреса являются выходами 10 устройства для подключения к входам внешней шины адреса отлаживаемой микроЭВМ, выход четвертой группы трехстабильных ключей соединен с адресным входом контроллера прямого доступа к памяти и вторым 15 входом первой группы трехстабильныхключей, выход триггера запроса прямогодоступа соединен с входом запроса контроллера прямого доступа к памяти, выход конца счета которого является выходом устройст ва для подключения к входу второго запросапрерывания внутренней шины управления управляющей микроЭВМ, седьмой выход блока входных данных и режимов отладки является выходом устройства для подключе ния к входу третьего запроса прерываниявнутренней шины управления управляющей микроЭВМ, восьмой выход и девятый вход блока входных данных и режимов отладки, девятый и десятый выходы дешифратора ад реса соединены с выходами устройства дляподключения к внутренней шине управления управляющей микроЭВМ.181 ЬЬ 43 Составитель Д,ВанюхиТехред М, Моргентал ректор Н.Ревская еда роизводственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 Заказ 1636 Тир ВНИИПИ Государственного 113035, МПодписноетета по изобретениям и открытиям при ГКНТ СССРква, Ж, Раушская наб.,4/525 30 35 40 45 50 55 триггер 17 готовности контроллера прлмого доступа к памяти, триггер 18 готовности,триггер 19 блокировки памяти, триггер 20 сброса, триггер 21 запроса прерывания, триггер 22 запроса захвата, первую группу 23 трехстабильных ключей, регистр-защелку 24 старшего байта адреса, контроллер 25 прямого доступа к памяти (ПДП), пятый элемент И 26, вторую группу 27 трехстабильных ключей, блок 28 выходных данных и режимов отладки, приемопередатчики 29 последовательного канала ИРПС, третью и четвертую группы 30, 31 трехстабильнцх ключей, дешифратор 32 адреса. На шине ШУ 1 показаны следующие сигналы: 33- сигнал чтения, 34 - сигнал выбора ПЗУ 1, 35 - сигнал память устройства ввода вывода, 36 - сигнал выбора блока 2, 37- сигнал записи, 38 - сигнал выбора блока 3, 3, 39 - сигнал 20 выбора блока 4,40 - сигнал тактовая частота контроллера, последовательного интерфейса, 41 - запрос прерцванил обслуживания режима прямого доступа к памяти, 42 - тактовая частота, 43 - сброс, 44 - запрос прерывания конца обмена в режиме прямого доступа к памяти, 45 - запрос прерывания по передаче в отладочную микроЭВМ, 46 - запрос прерывания по приему информации от отладочной микроЭВМ, 47 - запрос прерывания для режима программирования ППЗУ 1, 48 - сигнэл выбора контроллера 25 ПДП, 49 - сигнал выбора контроллера 29 ИРПС, 50 - сигнал выбора блока 28, 51 сигнал установки триггера 16 запроса прямого доступа, 52 - сигнал установки триггера готовности ПДП, 53 - сигнал установки триггера готовности 18. Кроме внутренней шины ШУ 1 устройство отладки имеет внутренние шину данных ШД 1 54 и шину адреса ША 1 55, а также внешние шины адреса ША 2, 56, данных ЩД 2 57 и управления ШУ 2 длл подключения к отлаживаемому микропроцессорному устройству. На ШУ 2 показаны следующие сигналы: сигнал "Чтение памяти" 58 сигнал "Признак команд ввода/вывода 59, сигнал "Подтверждение прерывания" 60, синхросигнал "Начало цикла" 61, сигнал "Тактовая частога" 62, сигнал Тотовность" 62, сигла "Блокировка пзмл 1 и" 64, сигнал "Сброс" 65, сигнал "Запись памяти" 66, сигнал "Запрос прерывания" 67; сигнал "Запрос захвата" 68, сигнал "Подтверждение захвата" 69.На внутренней шине устройства показаны следующие сигналы: "Установка поциклового режима" 70, "Установка режима останова по заданному адресу" 71, "Установка запроса прерывания" 72, "Установка сброса" 73, "Установка блокировки памяти" 74, "Загрузка ОЗУ" 75, "Установка прямого доступа к памяти" 76, "Программирование ППЗУ" 77, "Требование захвата" 78,"Запись ППЗУ" 79, "Запрет выдачи" 80.Связь устройства с управляющей мик- роЭВМ осуществляется в ранге интерфейса ИРПС 81,ПЗУ 1 и микропроцессор 5 предназначены для обработки информационного потока, содержащего команды управления адреса и данных и поступающие из управляющей микроЭВМ в соответствии с заданным режимом работы, задаваемым оператором на клавиатуре терминала. В качестве микропроцессорного элемента может быть использован элемент 1821 ВМ 85. Приемопередатчик 29 последовательного канала предназначен для связи устройства отладки с управляющей микроЭВМ и может быть реализован на базе 580 ВВ 51, Дешифратор мироЭВМ и может быть реализован на базе 580 ВВ 51, Дешифратор 32 предназначен для выбора программно-управляемых элементов устройства.Блок 2 со встроенным таймером и ОЗУ предназначен для чтения адреса отлаживаемого устройства и фиксации прохождения отлахсиваемой программы через заданный адрес с формированием управляющего сигнала останова по данному адресу в режиме поиска-ожидания. Блок 3 предназначен для задания адреса сравненил и формированию двух управляющих сигналов "останов по командам ввода/вывода", "останов по прерываниям". Блок 4 со встроенным таймерам и ОЗУ предназначен для чтения данных отлаживаемого устройства, формированию служебных управляющих сигналов и тактовой частоты блока 29. Блок 28 со встроенным таймером и ОЗУ предназначен для выдачи информации на ШД 2, формированию управляющих сигналов и запроса прерывания при работе в работе в режиме программированил ППЗУ. В качестве блоков 2, 3, 4, 28 используем БИС 1821 РУ 55. Ключи 30, 31 с третьим состолнием предназначен для сопряжения блока 25 с ШУ 1 и ША 1. Ключ 27 с третьим состоянием обеспечивает подключение блока 28 к ШД 2. Элемент И 25 транслирует тактовую. частоту 42 на счетный вход таймера программирования ПЗУ, входящего в состав блока 28, Элементы И 6, 7 схемы сравнения 8, элемент ИЛИ 14, триггер 18 готовности предназначен для формирования управляющего сигнала "готовность" 63 в зависимости от выбранного режима отладки, Шинные формирователи 9, 10 предназ 1815643начены для сопряжения ШД 1 и ША 1 с ОЗУ15. Мультиплексор 11 управляет подключением ОЗУ 15 либо к ША 1, ШД 1, ШУ 1, либо кША 2, ЩД 2, ДУ 2.Контроллер 25 ПДП предназначен дляорганизации обмена информацией междууправляющей микроЭВМ и отлаживаемымустройством. В качестве блока 25 используется БИС ПДП 580 ВТ 57, Элемент И 13управляет триггером готовности 17 контроллера ПДП 25, Регистр 24 защелкиваетстарший байт адреса, формируемый контроллером 25 и выдает его на ША 2, Триггер16 запроса прямого доступа запускает контроллер 25 в режимах обмена по прямомудоступу к памяти. Ключ 23 с третьим состоянием выставляет на ШУ 2 младший байтадреса, Триггеры 19, 20, 21, 22 предназначены для формирования сигналов управления сброс, блокировка памяти, запроспрерывания, запрос отлаживаемой микроЭВМ. В качестве триггеров могут быть использованыц Р-триггеры,Устройство в процессе отладки программ обеспечивает следующие режимы работы:отладка 8-разрядных микропроцессорных устройств;отладка 16-разрядных микропроцессорных устройств;обмен информацией между управляющей микроЭВМ и отлаживаемым устройством в режиме ПДП;работа с отладочным ОЗУпрограммирование ПЗУ микропроцессорных устройств;сброс отлаживаемых микроЭВМ и их запуск;пошаговое выполнение программ;. останов программы по заданному адресу и количеству циклов;останов по прерывайию, возникающему в отлаживаемом микропроцессорном устройстве;останов по командам ВВОД или ВЫВОД;блокировка памяти отлаживаемого микропроцессорного устройства;прерывание отлаживаемого микропроцессорного устройства, задаваемое черезустройство отладки,Режимы работы задаются программноотладочной микроЭВМ через блоки 4 и 28,Работа устройства начинается с его начальной установки посредством сигнала"СБРОС" 65 шины ШУ 2, подаваемого из отладочной микроЭВМ. Этап выбора и назначения устройствосуществляется пользователем, который программно определяет на каком из и системных рангов ИРПС будет осуществляться 5 сопряжение управляющей микроЭВМ с устройством отладки фиг.1). Этап загрузки отлаживаемых программ в память микропроцессорных устройств производится посредством управляющей программы 10 отладочной микроЭВМ, В данном случае устройство отладки по рангу ИРПС приемопередатчиком 29 последовательного канала принимает команду управления, формат которой определяет режим работы, а также начальный и конечный адрес загружаемой эоны памяти отлаживаемого устройства. По заполнению выходного буфера, приемопередатчик 29 вырабатывает сигнал готовность приема В Х ВРУ, который является сигналом запроса прерывания 46 микро-процессора 5. Микропроцессор 5 переходит на подпрограмму обработки запроса 46, считывает входной регистр приемопередатчика 29 и в соответствии с информацией команды управления осуществляет настройку программно-управляемых блоков 4, 28 и контроллера 25 ПДП, Одновременно, процессор 5 устанавливает в единичное со стояние сигнал "установка прямого доступак памяти" 76, разблокируя тем самым триггер 16 ПДП. По завершению процесса настройки устройства отладки на режим загрузки, по каналу ИРПС передаются данные, которые необходимо загрузить в ОЗУ отлаживаемого устройства. Когда байт данных принят приемопередатчиком 29, формируется запрос прерывания 46, микропроцессор 5 переходит на подпрог рамму обработки информации, считывает ваккумулятор содержимое приемопередатчика 29 и посылает байт данных в порт А блока 28, где он защелкивается. Затем по команде ВЫВОД микропроцессора 5 фор мируется управляющий сигнал 51 установ.ки триггера 16 ПДП, который своим выходом переводит вход запроса прямого доступа контроллера ПДП 25 в активное состояние.В ответ на поступление запроса прямого 50 доступа ОЯО контроллер 25 ПДП формируетсигнал НОЕО "запрос-захвата", который подается на Д-вход 22 и тактируется частотой 62. Триггер 22 переходит в другое устойчивое состояние и формирует на ШУ 2 сигнал 55 запрос захвата 68. Микропроцессор отлаживаемого устройства переходит в третье состояние и отвечает сигналом "подтверждение захвата" 69, поступающим на соответствующий вход контроллера ПДП 25 ипереводящим в третье состояние ключи 30 и 31, .через которые проходят сигналы "записи" 37, "чтения" 33 и младший байт адреса 55 от микропроцессора 5 при настройке контроллера на требуемый режим работы. Одновременно сигнал "подтверждение захвата" 69 открывает ключ 27, и выходные данные, записанные. в порт А блока 28 поступают на ЩД 2, а контроллер 25 ПДП формирует сигнал строб адреса АЗ по переднему фронту которого в регистр 24 адреса записывается старший байт адреса и разрешение адреса АЕИ, который открывается регистр 24 и элемент 23. Таким образом, на ША 2. будет установлен адрес загружаемого ОЗУ. Кроме этого передним фронтом строба адреса АЯ опрокидывается триггер 16 и активный уровень сигнала запроса доступа ОВО снимается с соответствующего входа контроллера 25. Затем в соответствии с алгоритмом функционирования контроллер 25 при выставленных адресах и данных на ША 2 и ШД 2 формирует сигнал "Запись памяти" 66 на ШУ 2, Таким образом происходит единичный цикл данных в ОЗУ отлаживаемого устройства, Контроллер 25 ждет прихода следующего байта данных по каналу ИРПС 81, когда опять будет выработан запрос прерывания 46 и микропроцессор 5 взведет триггер 16, Использование триггера 16 позволяет синхронизировать по времени относительно медленный по времени обмен по ИРПС и быстродействующий режим ПДП. Скорость обмена управляющей микроЭВМ и отлаживаемого устройство будет определяться параметрами канала ИРПС 81. Временная диаграмма функционирования в режиме записи информации в память отлаживаемого устройства представлена на фиг,3.Передача информации из памяти отлаживаемого устройства в ведущую микро- ЭВМ осуществляется под действием управляющей программы, При этом устройство отладки по каналу ИРПС приемопередатчиком 29 принимает команду управления, формат которой определяет режим работы, а также начальный и конечный адрес памяти отлаживаемого устройства.По приему приемопередатчиком 29 команды управления формируется запрос прерывания 46. Микропроцессор 5 переходит на подпрограмму обработки запроса прерывания 46, считывает входной регистр приемопередатчика 29 и в соответствии с содержимым команды управления осуществляет настройку блоков 4, 28 и контроллера 28 ПДП на режим чтения памяти, причем порт А блока 4 настраивается на режим стробируемого чтения, когда входная информация защелкивается во входном буфере по переднему фронту сигнала чтения 5 памяти 58. Кроме того, микропроцессор 5устанавливает в единичное состояние сигнал "установка прямого доступа в памяти" 76 и сигнал "запрет выдачи" 80, который в состоянии захвата ША 2, ШД 2, и ШУ 2 блоки рует передачу содержимого блока 28 черезключ 27, Затем микропроцессор 5 по команде ВЫВОД настраивает приемопередатчик 29 на режим передачи, при этом формируется сигнал готовности передачи Т Х ВОУ, который является запросом прерывания 45;При его появлении происходит переходна соответствующую подпрограмму, в кото рой по команде ВЫВОД формируется управляющий сигнал 51 установки триггера 16 запроса ПДП. Триггер 16 своим выходом переводит в активное состояние вход 080 запроса прямого доступа контроллера 25 ПДП. Затем контроллер 25 ДПД формирует 25 сигнал "ЗАПРОС захвата" НО О, которыйподается на О вход триггера 22 захвата и тактируется частотой 62, Триггер 22 перехо.- дит в другое устойчивое состояние информирует на ШУ 2 сигнал "запрос захвата" 68.30 Микропроцессор 5 отлаживаемого устройства переходит в третье состояние и отвечает сигналом "подтверждение захвата" 69, поступающим на контроллер 25 ПДП и переводящим в третье состояние ключи 30 и 35 31, через которые поступают управляющиесигналы 37, 33 и младший байт адреса 55 от микропроцессора при настройке контроллера 25 ПДП на данный режим работы. В соответствии с алгоритмом функционирова ния контроллер 25 ПДП формирует сигналАЗ строб адреса, по переднему фронту которого в блок 4,записывается старший байт адреса и АЕЙ разрешейие адреса, которым открывается регистр 24 и элемент 23, Таким 45 образом на ША 2 будет установлен адрессчитываемого ОЗУ. Затем контроллер 25 устанавливает сигнал "чтение памяти" 58 на ШУ 2 и его задним фронтом в блок 4 защелкиваются данные с ШД 2. Блок 4 выставляет 50 запрос прерывания 41, по которому микропроцессор считывает соответствующий порт, выполняя команду ВВОД, и по команде ВЫВОД байт данных записывает в приемопередатчик 29 и принимает от него 55 сигнал готовность передачи Т Х ЙОУ, который является запросом прерывания 45, по которому начинается очередной цикл чтения памяти отлаживаемого устройства, Конец обмена, характеризуемый обращениемк последнему адресу памяти отлэживаемого устройства, сопровождается формированием соответствующего сигнала ТС, который подается на один из входов 44 запроса прерывания. По этому запросу 44 микропроцессор 5 выходит из программы обмена по каналу прямого доступа, Временная диаграмма функционирования в режиме чтения информации из памяти отлаживаемого устройства представлена на фиг,4.Следующий после загрузки этап прогона программы осуществляется либо в непрерывном режиме, либо по шагам. Пользователь с клавиатуры видеотерминала набирает соответствующую отладочную директиву, которая представляется определенной командой управления, передаваемой в устройство отладки по каналу ИРПС 81 и обрабатывается микропроцессором 5. Требуемый режим работы определяется состоянием порта С блока 4, запись информации в который производится по сигналу 37, В этом случае внутренний управляющий сигнал 74, поступающий на Д-вход триггера 19 блокировки памяти и сигнала 73, поступающий на Д-вход триггера 20 сброса обеспечивают сигналы "блокировка памяти" 64 и "сброс" 65 уровня лог,О, В случае непрерывного режима работы в порте С блока 4 устанавливаются в состояние лог, "0" сигналы 70, 71 и два разряда порта С блока 3, поступающие на элементы И 6 и И 7, в результате чего с выхода элемента "ИЛИ" 14 на Д-вход триггера готовности поступает лог, "0" и формируется единичный сигнал ШУ 2 -63 "готовность".При работе в режиме выполнения отлаживаемой программы по шагам устанавливается в единичное состояние сигнал 70, который через элемент "ИЛИ" 14 поступает на Д-вход триггера 18. Ка С-вход поступает сигнал 61 - "начало цикла", В результате формируется нулевой сигнал "готовность" 63. После чего отлаживаемое устройство переходит в состояние ожидания, на ШД 2 и ША 2 будут находиться текущие значения данных и адресов. Микропроцессор 5 по команде ВВОД считывает блок 2 адреса и порты А и В блока данных 4, а затем через приемопередатчик 29 передает их содержимое в управляющую микроЭВМ. Прогон отлаживаемой программы нэ шаг осуществляется установкой триггера 18 готовности в единичное состояние путем подачи управляющего сигнала 53 на Р вход.Функционирование устройства в режиме прогона рабочих программ с признаком останова определяется установкой в единичное состояние сигналов 71 - заданиережима "останов по адресу", задание режима "останов по прерываниям" (поступает спорта 6 блока 2 нэ элемент 6), задание ре 5 жима "останов по командам ВВОД и ВЫВОД" (поступает с порта С блока 2 наэлемент 7),При отладке рабочих программ с остановом по командам ВВОД и ВЫВОД устанавливется в единичное состояние битпорта С блока 2, поступающий на первыйвход элемента "И" 7, На второй входэлемента "И" 7 поступает сигнал ШУ 2 59, признаккоманд ВВОДА/ВЫВОДА, Выход элемента"И" 7 соединен с одним из четырех входовэлемента "ИЛИ" 14, на выходе которого будет установлен уровень лог. "1" при наличиив отлаживаемой программе команд ВВОДАи ВЫВОДА, В этом случае на Д-вход триггера готовности 18 поступает лог. "1" и поприходууправляющего сигнала ШУ 2 61 "начало команды" на С-вход триггера 18 будетсформирован сигнал "готовность" 63 с уровнем лог, "0". Отлаживаемое устройство переходит в состояние ожидания, На ША 2будет установлен адрес устройства ввода/вывода, на ШД 2 считываемые или запи, сываемые во внешнее устройство данные, взависимости от того, как выполняется команда ВВОД или ВЫВОД.Затем микропроцессор 5 по командеВВОД считывает ШД 2 и ША 2 соответственно через блоки 2, 4 и через приемопередат 35 чик 29 передает их в управляющуюмикроЭВМ. Пуск программы после останова осуществляется переустановкой триггера18 готовности управляющим сигналом 53,При отладке рабочих программ в режи 40 ме "останов по прерываниям" устанавливается в единичное состояние бит порта Срегистра, поступающий на первый входэлемента "И" 6, На второй вход этого элементапоступает сигнал ШУ 2 60 "подтверждение45 прерывания". Выход элемента "И" 6 соединен с одним из четырех входов элемента"ИЛИ" 14, нэ выходе которого будет установлен уровень лог. "1" при наличии в отлаживаемой программе подтверждения50 прерывания. В этом случае на Д-вход триггера готовности 18 поступает лог. "1" и поприходу управляющего сигнала ШУ 2 61 "начало команды" на С-вход триггера будетсформирован сигнал 63 "готовность" с уров 55 нем лог. "0". Отлаживаемое устройство переходит в состояние ожидания. На ША 2будет находиться адрес возврата в отлаживаемую программу по завершению обработки прерываний, на ШД 2 - код командыВЕЗТАЯТ, определяющий вектор прерываний. Считывание шин ШД 2 и ША 2 производится так же, как и в цикле "ВВОД и ВЫВОД",При отладке рабочих программ в режиме "останов по адресу" микропроцессорное устройство переходит в состояние ожида.- ния, когда отлаживаемая программа проходит через заданный дрес остановэ требуемое количество циклов. Для этой цели по каналу ИРПС 81 микропроцессор 5 принимает информацию, содержащую тип режима отладки (в данном случае останов по адресу, адрес оста нова и количество циклов). Затем по команде ВВОД осуществляется запись в блок 3 адреса останова, а его встроенный таймер настраивается на требуемое количество циклов прохождения заданного адреса. Запуск режима осуществляется установкой в единичное состояние управляющего сигнала 71 "установка режима останова по заданному эдресу" блока 4. В этом случае открывается схема сравнения 8, которая осуществляет сравнение адреса останова, записанного в блок 3, с.текущим значением ША 2, 8 случае совпадения адресов схема 8 вырабатывает сигнал равенства, Выход элемента 8 соединен со счетным входом вычитания таймера блока 2,. Когда значение таймера станет нулевым, т.е. программа пройдет заданное количество цикло, формируется сигнал переноса, который поступает на один из входов элемента "ИЛИ 14, а выход элемента "ИЛИ" 14 связан с Д-входом триггера готовности 18. Таким образом. на Д-входе триггера 18 появится логическая единица при условии нулевого значения таймера блока 2, Триггер готовности 18 сформирует сигнал "готовность" 63 по переднему фронту сигнала 61 "начала команды", идущего на С-вход, Процессор отлаживаемого устройства перейдет в состояние ожидания. На ША 2 будет находиться адрес останова, на ШД 2 соответствующие этому адресу данные, Считывание шин микроЭВМ производится так же, как и в предыдущих режимах работы с остановом,Помимо формирования сигнала "готовность" устройство може формировать сигнал 65 "сброс", поступающий на отлаживаемую микроЭВМ. Для этого служит триггер 20. Нз Д-вход поступает управляющий сигнал 13, который устанавливается в состояние логической единицы через соответствующий. разряд порта М блока 4. На С-вход триггера 20 принимается тактовая частота 62. Снимается сброс подачей на Д-вход триггера 20 нулевого сигнала 73 по переднему фронту тактовой частоты 62,Применение триггера в схеме формирования сброса необходимо для того, чтобы 5 асинхронный сигнал, сформированный впорте С блока 4 был переведен к временной диаграмме работы отглаживаемой микро- ЭВМ. Для этой же цели синхронизации управляющих сигналов 12, 76, 14 10 используются триггер 21 запроса прерывания, триггер запроса 22 захвата и триггер 19 блокировки памяти.Помимо выше перечисленных, устрой ство отладки программобеспечивает режим 1" работй с отладочным ОЗУ 15, необходимость введения которого обусловлена следующими причинами.Отладка программного обеспечениямикропроцессорных устройств включает в себя прогон программ в реальном масштабе времени и их корректировку по результатам выполнения команд памяти, Так как отлзживаемые устройства имеют в своем составе 25 ПЗУ, то естественно вести отладку программ в области адресов ПЗУ не представляется возможным, Для обеспечения работы в требуемой зоне адресов в устройстве имеется отладочное ОЗУ, в которое за гружается рабочая программа изуправляющей микроЭВМ по каналу ИРПС 81, а затем это ОЗУ 15 переключается нэ шины адреса, данных и управления. микропроцессорного устройства и подается сиг нал "блокировка памяти" 64, которыйотключает ПЗУ, место которой занялоотладочное ОЗУ 15. При работе в режиме загрузки отладочного ОЗУ 15 микропроцессор 5 по каналу ИРПС 81 принимает команду управ ления, содержащую тип режима работы идекодирует ее. Затем в соответствий с заданным режимом по команде ввод устанавливается . в единичное состояние управляющий сигнал 78 требование захвата 45 путем обращения к соответствующему битупорта С блока 28. Сигнал 18, поступает нэ Я вход триггера запроса захвата 22, устанавливает в единичное состояние сигнал 68 "запрос захвата", в результате чего 50 микропроцессор отлаживаемого устройствапереходит в состояние захвата и отключается от ША 2 и ШД 2, которые связаны с соответствующими входами отладочного ОЗУ 15. Следующей командой ВВОД устэнавли вается в единичное состояние управляющий сигнал.75 "загрузка ОЗУ", который открывает шинные формирователи данных 9 и адресов 10, подключая таким образом ОЗУ 15 к внутренним шинам данных ШД 1 иадресов ША 1. Этим же сигналом 75 мультиплексор 11 подключает к ОЗУ 15 старшие адреса ША 1 и сигнал "запись" 37. Таким образом ОЗУ 15 подключается к внутренним шинам ШД 1, ША 1 и ШУ 1, Затем по каналу ИРПС 81 на приемопередатчик 29 поступает массив данных, которые необходимо загрузить в ОЗУ 15, Микропроцессор 5 по запросу прерывания 46 принимает поступающую информацию и формирует цикл записи ее в ОЗУ 15, Для того, чтобы в это время не произошло обращение к ОЗУ блоков, 2, 3, 4, 28 адресные поля и ОЗУ 15 должны быть разнесены. По завершению обмена сигнал "загрузка ОЗУ" 75 снова устанавливается в состояние в состояние логического нуля, шинные формирователи 9, 10, переходят в третье состояние и как следствие ША 1 и ШД 1 отключаются от ОЗУ 15, а мультиплексор 11 переключается на ША 2 и ШУ 2. Таким образом отладочное ОЗУ будет подключено к микропроцессорномуустройству, Для того, чтобы пользователь мог работать в данном режиме необходимо установить единичный сигнал 74 "блокировка памяти" и нулевой сигнал "запрос захвата" 78 по команде ВЫВОД с обращением к порту С блока 28. В этом случае блокируется ПЗУ микропроцессорного устройства и микропроцессор отлаживаемого устройства выходит из захвата, а вместо ПЗУ подключается ОЗУ 15.Следующий этап после загрузки рабочих программ в память отлаживаемого устройства, их прогона и корректировки заключается в программировании ПЗУ с ультрафиолетовым стиранием. В этом случае устройство отладки по рангу ИРПС приемопередатчиком 29 последовательного канала принимает команду управления, формат которой определяет режим работы, а также начальный и конечный адрес программируемого ПЗУ и вырабатывает запрос прерывания 46, поступающий на соответствующий вход микропроцессора 5. Микропроцессор 5 переходит на подпрограмму обработки прерываний и в соответствии с кодом команды управления осуществляет настройку программных блоков 4, 328 и контроллера 25 ПДП, Затем производится настройка встроенного таймера блока 28 на временную задержку 50 мсек, необходимую выдержать для соблюдения временной диаграммы программирования ПЗУ с УФ стиранием.После передачи по ИРПС команды управления и настройки устройства на режим программирования осуществляется пере 5 10 15 20 25 30 35 40 45 50 55 сылка массива данных из управляющей мик- роЭВМ в ОЗУ блоков 4, 28, Затем микропроцессор, загрузив последний байт информации в п,вмять, по команде "ВЫВОД" защелкивает первый байт в порт А блока 28 и устанавливает в состояние логического нуля управляющий сигнал 76 "установка прямого доступа к памяти", блокируя тем самым С вход триггера 16 запроса ПДП. Следующей командой ВЫВОД формируется управляющий сигнал 51, поступающий на Я-вход триггера 16, который переводит вход запроса прямого доступа ОБО контроллера 26 в активное состояние. В ответ на поступление апроса прямого доступа контроллер 25 формирует сигнал запрос захвата НО О, который подается на О-вход триггера 22 и тактируется частотой 62. Триггер 22 формирует на ШУ 2 единичный сигнал 68 "Запрос захвата". Микропроцессор отлаживаемого устройства отключается от ШД 2. ДА 2, ШУ 2 и отвечает сигналом "подтверждение захвата" 69, поступающим на соответству,:ощий вход контроллера ПДП 25 и переводящим в третье состояние элементы 30, 31, через которые проходят сигналы записи 37, чтение 33 и младший байт адреса 55 от микропроцессора 5 при настройке контроллера на требуемый режим работы,Одновременно сигнал 69 "подтверждение захвата" открывает элемент 27 и байт данных, записанный в порте А блока 28 поступает на ШД 2, а контроллер ПДП формирует сигналы АЯ "строб адреса", по переднему фронту которого в регистр адреса 24 записывается старший байт адреса и сигнал АЕМ "разрешение адреса", которым открывается регистр 24 и элементы 23. Таким образом на ША 2 будет установлен адрес программируемого ПЗУ.Затем в соответствии с алгоритмом функционирования контроллер при выставленных адресах и данных на ША 2 и ШД 2 формирует сигнал 66, "запись памяти" нэ ШУ 2. Передний фронт строба адреса АЯ через элемент "И" 13 при единичном сигнале 77 "программирование ППЗУ" поступает на С-вход триггера 17 готовности контроллера 25 ПДП, последний, в свою очередь, выходом нулевого уровня переводит в состояние ожидания контроллер 25, в результате чего на ША 2, ШД 2 будут удерживаться адрес и данные программирования, а на ШУ 2 сигнал 66 "запись памяти". Одновременно выходной сигнал триггера 17 открывает элемент И 26 и тактовая частота 37 поступает на счетный вход тайлера блока 28, настроенного на 50 мсек, Для соблюдениявременной диаграммы программирования БИС ППЗУ с УФ стиранием микропроцессор через время не менее 4 мксек после выдачи управляющего сигнала 51 по команде ВЫВОД установкой определенного бита порта С регистра 28 формируется сигнал 79 "запись ППЗУ".По истечении 50 мсек, необходимых для программирования ППЗУ, таймер регистра выдает одиночный импульс 47, который поступает на один иэ входов запросов прерыва ния ми кроп ро цессора 5. Последний переходит на подпрограмму обработки прерывзния, снимает управляющий сигнал 79, а сигналом 52 "установка триггера готовности ППД" через триггеры 16, 17 выводит контроллер из цикла ожидания с завершением захвата шин ША 2 и ШД 2. Программирование следующей ячейки памяти осуществляется по тому же алгоритму с записью очередного байта информации в порт А блока 28. Временная диаграмма данного отладочного режима представлена на фиг.5.Работа с восьмиразрядными или шестнадцатиразрядными микропроцессорными устройствами определяется пользователем перед началом отладки. В этом случае задается конфигурация программно-доступных портов блоков 2, 3, 4, 28. Для отладки восьмиразрядных процессоров испоьэуются порты А, В блоков 2, 3, порты А блоков 4, 28. Для отладки шестнадцатиразрядных процессоров используются все порты в соответствии с фиг.1.В качестве отладочной микроЭВМ могут использоваться отечественные микро- . ЭВМ "ИСКРА 1030", "С", "ЕС" и другие совместно с сервисным периферийным оборудованием. Стандартное программное обеспечение указанных микроЭВМ для работы с предлагаемыми "и" устройствами рзсширено дополнительным интерпретатором командной строки и программным монитором.Интерпретатор командной строки анализирует консольный ввод с клавиатуры видеотерминзлз) и в зависимости от введенной информации передает управление на загрузчик операционной системы или загрузчки программного монитора,При переходе в режим отладки программного обеспечения используется программный монитор, который позволяет работаь как с программой в отлзживаемых микроЭВМ, так и в самой отладочной мик- роЭВМ.Процедуры выполнения деректив программного монитора по каналу ИРПС посту 35 40 процессорных систем, что повышает производительность процесса отладки программ,С учетом указанных возможностей, предложенное устройство позволяет осуществить полный процесс разработки программного обеспечения, а также контроль и диагностику микропроцессорных устройств. формула изобретения Устройство для отладки программ мик- роЭВМ, содержащее блок задания адреса, блок входных данных и режимов отладки, дешифратор адреса, блок адреса останова и режимов отладки, блок выходных данных и режимов отладки, схему сравнения, первый и второй элементы И, элемент ИЛИ, триггеры готовности, блокировки памяти, запроса прерывания, сброса и запроса захвата, причем первый адресный вход блока задания адреса соединен с первым младшим байтом адресной шины отлаживаемой микроЭВМ, второй адресный вход блока задания адреса 50 55 пают в устройство отладки, где анализируются и обрабатываются, обеспечивая ввод ивывод информации на УВВ, работу с памятью и регистрами ввода-вывода и управ 5 ления ходом выполнения программотлаживаемых микроЭВМ.Программный монитор дает возможность пользователю работать по следующим дерективам: заполнение области10 памяти константой, сравнение двух массивов памяти, перемещение массива памяти,подсчет контрольной суммы области памяти, замена содержимого памяти, вывод наустройство отображения содержимого области памяти, запуск и останов микропроцессора по заданному адресу, трассировкапрограммы, редактирование регистров общего назначения, чтение памяти с ВЫВОДОМ ее содержимого. в управляющуюмикроЭВМ, запись в память отглаживаемого устройства информации иэ управляющеймикроЭВМ, установка номера отлаживаемой микроЭВМ,Предлагаемое устройство совместно сотладочной микроЭВМ позволяет осуществить полный цикл разработки программногообеспечения: составления, исправленияпрограмм, отладки их на микроЭВМ и мик 30 ро-процессорных устройствах. Помимо сказанного устройство обладаетпрограммно-аппаратной гибкостью. Так, эасчет ввода нескольких устройств обеспечивается многопрограммная отладка микро 17 1815643соединен с вторым байтом адресной шины отлаживаемой микроЭВМ, третий адресный вход блока задания адреса соединен со старшими разрядами адресной шины отлаживаемой микроЭВМ, четвертый адресный вход блока задания адреса и первые адресные входы блока входных данных и режимов отладки, блока адреса останова и режимов отладки, дешифратора адреса и блока выходных данных и режимов отладки соединены с внутренней адресной шиной управляющей микроЭВМ, пятый и шестой входы блока задания адреса, второй и третий входы блока входных данных и режимов отладки являются входами устройства для подключения к выходам записи и чтения шины управления управляющей микро- ЭВМ, вторые входы блока адреса останова и блока выходных данных и режимов отладки являются входами устройства для подключения к выходу записи шины управления управляющей микроЭВМ, первый-четвертый выходы дешифратора адреса соединены соответственно с седьмым входом выборки блока задания адреса. третьим входом выборки блока адреса оста- нова и режимов отладки, третьим входом выборки блока выходных данных и режимов отладки, четвертым входом выборки блока входных данных и режимов отладки, восьмой вход-выход блока задания адреса, пятый вход-выход блока входых данных и режимов отладки, четвертые входы блока адреса останова и режимов отладки, а также блока выходных данных и режимов отладки являются входами-выходами устройства для подключения к шине данных управляющей микроЭВМ, первый, второй и третий выходы блока адреса останова и режимов отладки образуют выход адреса останова для режима "Останов по адресу", который соединен с первым входом схемы сравнения, второй вход схемы сравнения является входом устройства и подключен к адресной шине отлаживаемой микроЭВМ, выход схемы сравнения соединен с входом таймера блока задания адреса, работающем в вычитающем режиме, выход которого соединен с первым входом элемента ИЛИ, шестой вход блока входных данных и режимов отладки является входом младшего байта данных соответствующей шины отлаживаемого устройства, седьмой вход блока входных данных и режимов отладки является входом старшего байта данных одноименной шины отлаживаемой микроЭВМ, четвертый, выход блока адреса останова и режимов отладки задает отладочный режим "Останов попрерыввнивм" и соединен с первым входои первого элемента И. пятый выход блока адреса останова и режимов отладки задает отладочный режим "Останов по командам ввод и вывод" и соединен с первым входом 5 второго элемента И, первый выход блокавходных данных и режимов отладки определяет пошаговый отладочный режим и соединен с вторым входом элемента ИЛИ, второй выход блока входных данных и режимов от ладки задает режим "Останов по адресу" исоединен с третьим разрешающим входом схемы сравнения, третий выход блока входных данных и режимов отладки задает управляющий сигнал "Запрос прерывания" и соединен с информационным входом триггера запроса прерывания, четвертый выход блока блока входных данных и режимов отладки задает управляющий сигнал "Сброс" и соединен с информационным входом триггера сброса, пятый выход блока входных данных и режимов отладки задает управляющий сигнал "Блокировки памяти" и соединен с информационным 25 входом триггера блокировки памяти,выходы триггеров блокировки памяти, запроса прерывания, сброса и запроса захвата являются выходами устройства для подключения к входам З 0 одноименных сигналов шины управленияотлаживаемой микроЭВМ, входы синхронизации триггеров блокировки памяти, запроса прерывания, сброса и запроса. захвата соединены с входом устройства, соЗ 5 единенным с выходом тактовой частоты шины управления отлаживаемой микроЭВМ, второй вход первого элемента И является входом устройства для подключения к выходу подтверждения прерывания шины уп равления отлаживаемой микроЭВМ, выходпервого элемента И соединен с третьим входом элемента ИЛИ, второй вход второго элемента И является входом устройства для подключения к выходу признака команд 45 ввод-вывода шины управления отлаживамой микроЭВМ, выход второго элемента И соединен с четвертым входом элемента ИЛИ, выход элемента ИЛИ соединен с информационным входом триггера готовно сти, тактовый вход триггера готовностиявляется входом устройства для подключения к выходу сигнала "Начало цикла" шины управления отлаживаемой микроЭВМ, выход триггера готовности является выходом 55 устройства для подключения к входу сигнала "Готовность" шины управления отлаживаемой микроЭВМ, девятый вход блока задания адреса, пятый вход блока адреса останова и режимов отладки, восьмой вход блока входных данных и режимов отладки и