Устройство ассоциативного распознавания образов

(51)4 С 06 К 9/ ИСАНИЕ ИЗОБРЕТЕН ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ К А ВТОРСНОМУ СВИДЕТЕЛЬСТ(46) 15.08.87. Бюл. У 30 (71) Научно-производственное объединение космических исследований при АН АЗССР(56) Авторское свидетельство СССР В 798803, кл, 0 06 Р 7/00, 1978,Авторское свидетельство СССР У 1149287, кл, С 06 К 9/00, 1983, (54) УСТРОЙСТВО АССОЦИАТИВНОГО РАСПОЗНАВАНИЯ ОБРАЗОВ(57) Изобретение относится к технической кибернетике и предназначено ЯО 133064 для построения устройства распознавания, Цель изобретения - повьппение быстродействия и упрощение устройства. Это достигается введением двух групп логических матриц, двух групп диодов, четырех групп ключей, группы триггеров, группы сумматоров, группы логических узлов, элемента задержки, группы элементов ИЛИ, двух групп эле ментов НЕРАВНОЗНАЧНОСТЬ, инвертора и двух коммутационных элементов, что позволяет распараллелить процесс выделения признаков и формировать клас сы распознаваемых образов в виде дву мерной матрицы блока памяти для последующего ассоциативного распознавания объектов. 5 з.п. ф-лы, 13 ил.40 45 50 2. Устройство по п.1, о т л и ч а ю щ е е с я тем, что регистр содержит элемент задержки, четвертый триггер, вторую группу триггеров и пятую группу ключей, выходы которых являются выходами разрядов регистра, управляющие входы ключей пятой группы соединены с прямым выходом четвертого триггера, инверсный выход которого соединен с информационным входом первого триггера второй группы, тактовые входы триггеров второй группы и вход элемента задержки являются управляющим входом регистра, входы сброса четвертого триггера и триггеров второй группы являются входом "Сброс" регистра, выход элемента задержки соединен с информационным входом четвертого триггера, прямой выход -го триггера второй группы соединен с информационным входом д-го ключа пятой группы и информационным входом (д+1)-го триггера второй группы.3. Устройство по п.1, о т л и ч а ю щ е е с я тем, что каждая логическая матрица первой группы матриц содержит матрицу диодов из 2 М строк и М столбцов и группу из М нагрузочных резисторов, причем один из выводов -го резистора является управляющим входом матрицы, а другой вывод соединен с д-м столбцом матрицы, (2 х х(-1)-я строка матрицы соединена с д-м входом первой группы входов матрицы, а (2 хд)-я строка матрицы соединена с д-м входом второй группы входов матрицы, д-й столбец матрицы является -м выходом марицы, (2 х х(-1)-я и (2 хд)-я строки через соответствующие диоды соединены с -м столбцом матрицы, причем аноды диодов соединены со столбцами, а катоды диодов - со строками матрицы,4. Устройство по п.1, о т л и ч а ю щ е е с я тем, что каждая логическая матрица второй группы матриц содержит матрицу диодов из М строк и М столбцов и группу из М нагрузочных резисторов, причем один из выводов д-го резистора является вхо 10 15 20 30 35 дом матрицы, а другой вывод соединен с д-м столбцом матрицы, -я строка является д-м входом матрицы и через соответствующий диод соединена с -м столбцом матрицы, который является -м выходом матрицы, причем аноды диодов соединены со столбцами, а катоды диодов - со строками матрицы,5. Устройство по п.1, о т л и -ч а ю щ е е с я тем, что узел памяти содержит матрицу элементов памяти из М строк и М столбцов, а каждый элемент памяти содержит второй и третий элементы И, шестой триггер и транзисторный ключ, в каждом элементе памяти выход второго элемента И соединен с информационным входом шестого триггера, вход сброса которого является входом сброса узла памяти, прямой выход шестого триггера соединен с вторым входом третьего элемента И, выход которого через транзисторный ключ соединен с вторым входом второго элемента И, третий вход которого и третий инверсный вход третьего элемента И являются входом узла памяти, первые входы второго и третьего элементов И являются информационным входом элемента памяти, выход транзисторного ключа является выходом элемента памяти, причем информационные входы элементов памяти д-й строки узла являются -м адресным входом узла, выходы элементов памяти д-го столбца узла являются 1-м выходом узла. 6. Устройство по п.1, о т л и ч а ю щ е е с я тем, что логический узел содержит четвертый и пятый элементы И и второй элемент ИЛИ, выход которого является выходом узла, первый вход четвертого элемента И соединяется первым входом узла, второй инверсный вход четвертого элемента И и первый вход пятого элемента И являются вторым входом узла, второй вход пятого элемента И является третьим входом узла, выходы четвертого и пятого элементов И соединены с входами второго элемента ИЛИ.1330644 Оиг О Составитель А,Глотовактор М.Келемеш Техред Л.Сердюкова Корректор С.Шекм 4/51 Тираж ВНИИПИ Государственного по делам изобретений и 113035, Москва, Ж, Рауш672 Подписноеомитета СССР Заказ открытийкая наб., д, 4/5 Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 435 Изобретение относится к технической кибернетике и предназначено цляпостроения распоэнавающих устройстви устройств автоматического управлец )ния динамическими объектами в реальном масштабе времени,Цель изобретения - повьппение быстродействия и упрощение устройства.На фиг,1 представлена блок-схема 10устройства; на фиг.2 - блок-схемыматрицы вычислительных ячеек и блокавьделения признаков; на фиг.3 - схемыблока отнесения признаков, блока памяти и блока вьделения образов; на 15Фиг.4 - схема блока управления; нафиг.5 - блок-схема регистра; на фиг,6 -блок-схема вычислительной ячейки; нафиг.7 - блок-схема ячейки вьделенияпризнаков; на Фиг,8 - блок-схема 20ячейки отнесения признаков; на Фиг.9 -блок-схема запоминающей ячейки; нафиг.10 - схема логической матрицыпервой группы; на фиг.11 - то же,второй группы; на фиг.12 - блок-схема узла памяти; на Фиг,13 - блоксхема логического узла.Устройство ассоциативного распознавания образов (Фиг,1) содержитматрицу 1 вычислительных ячеек, блок 302 вьделения признаков, блок 3 отнесения признаков, блок 4 памяти, блок5 вьделения образов, блок 6 управления, регистр 7.Матрица 1 вычислительных ячеексодержит вычислительные ячейки 8.Блок 2 выделения признаков содержитячейки 9 вьделения признаков (фиг.2)Блок 3 отнесения признаков содержит ячейки 10 отнесения признаков, 40блок 4 памяти - запоминающие ячейки11, а блок 5 выделения образов - инвертор 12, первую группу пороговыхэлементов 13, первую группу ключей14, первую группу диодов 15 (фиг.3), 45Блок 6 управления (фиг.4) содержитгенератор 16 импульсов, первый элемент И 17, счетчик 18 импульсов, первый элемент ИЛИ 19, третий триггер20, первый 21 и второй 22 коммутационные элементы.Регистр 7 (фиг.5) содержит элемент23 задержки, четвертый триггер 24,вторую группу триггеров 25, пятуюгруппу ключей 26,55Вычислительная ячейка 8 (фиг.6) содержит первую группу из М первыхтриггеров 27, первую группу логических матриц 28, группу элементов ИЛИ 29, первую 30 и вторую 31 группы элементов НЕРАВНОЗНАЧНОСТЬ, вторую группу логическиъ матриц 32.Ячейка 9 вьделения признаков(фиг.7) содержит три узла 33 выделения признаков, каждый из которых содержит группу и рвых сумматоров 34,вторую группу диодов 35, вторую группу ключей 36,Ячейка 10 отнесения признаков(фиг,8) содержит три узла 37 отнесения признаков, каждый из которых содержит группу элементов 38 задержки,второй сумматор 39, первый пороговыйэлемент 40, Формирователь 41 импульсов, второй трк.ггер 42, третью гРуппуключей 43.Запоминающая ячейка 11 (Фиг9) содержит первую 4 4 и вторую 45 группыиэ М элементов РАВНОЗНАЧНОСТЬ, третийсумматор 46, группу логических узлов47, четвертую группу ключей 48, четыре узла 49 памяти.Логическая матрица 28 первой группы (фиг,10) представляет собой коньюнктивную матрицу диодов, катоды которых подключены к строкам, а аноды -к столбцам (наличие диода между соответствующими строками и столбцамиусловно показано в виде точки а ).В матрице 28 имеются по количествустолбцов М нагрузочных резисторов 50,управляющий вход, первая и втораягруппы из М входов и группа из М выходов. При наличии на катоде хотя быодного диода нулевого потенциала,что соответствует логическому 110",этот диод открывается и на соответствующем выходе устанавливается такжесигнал логического "0".Логическая матрица 32 второй группы (фиг.11) представляет собой коньюнктивную матрицу диодов, катоды которых подключены к строкам, а аноды - к столбцам (наличие диода между соответствующими строками и столбцами11 11 условно показано в виде точки а ) , В матрице 3 2 имеются по количеству столбцов М нагрузочных резисторов 5 1, группа и з М входов, управляющий вход и группа и з М выходов .Узел 4 9 памяти ( фи г . 1 2 ) содержит матрицу элементов 5 2 памяти , каждый из которых содержит второй 5 3 и тр етий 54 элементы И , шестой триггер 5 5, транзисторный ключ 5 6 .13306Логический узел 47 (фиг.13) содержит четвертый 57 и пятый 58 элементыИ, второй элемент ИЛИ 59Устройство ассоциативного распозс,навания образов работает следующимобразом.Имеются два режима работы устройства: "Обучение" и "Распознавание".В режиме обучения "учитель" перед началом работы устройства устанавливаеттретий 20 и четвертый 24 триггеры,вторую группу триггеров 25 и, счетчик18 в нулевое состояние путем замыкания контактов второго коммутационного г 5элемента 22 блока 6 управления. Приэтом единичные импульсы с выхода генератора 16 импульсов через замкнутыеконтакты второго коммутационного элемента 22 поступают на второй вход 20первого элемента ИЛИ 19, с выхода которого единичный импульс поступаетна входы сброса счетчика 18, четвертого триггера 24, триггеров 25 второйгруппы и третьего триггера 20, На 25прямом выходе последнего устанавливается нулевой потенциал, блокирующийработу первого элемента И 17, и единичные импульсы с выхода генераторана счетный вход счетчика не поступают. Нулевой потенциал с выхода третьвго триггера поступает также на управляющие входы логических матриц 28первой группы матриц вычислительныхячеек 8, поэтому диоды логических35матриц закрыты, а на выходах матрицустанавливаются нулевые потенциалы,поступающие на входы элементов ИЛИ29 группы. На выходе последних такжеустанавливаются нулевые потенциалы ф 40которые поступают на управляющиевходы логических матриц 32 второйгруппы матриц, поэтому диоды логических матриц также закрыты, а на выходах матриц устанавливаются нулевые45потенциалы, поступающие на информационные входы соответствующих сумматоров 34 группы ячеек 9 выделения признаков, и на выходах сумматоров такжеустанавливаются нулевые потенциалы.50Первый сумматор 34 представляет собой суммирующий операционный усилитель, инверсный вход которого является вторым входом сумматора, а неинвертирующий вход - информационным55входом сумматора, При этом ключи 36второй группы закрыты, так как на ихуправляющие входы поступает нулевойпотенциал с прямого выхода третьего 444триггера 20 блока 6 управления, следовательно, на выходах ключей 36 второй группы имеется высокое сопротивление и выходы первых сумматоров 34 отключены от соответствующих информационных входов вторых сумматороа 39 ячеек 10 отнесения признаков. Поэтому на выходах группы элементов 38 задержки имеются нулевые потенциалы, поступающие на управляющие входы ключей 43 третьей группы, на выходах которых устанавливается высокое сопротивле" ние, и выходы группы элементов 38 задержки отключены от соответствующих адресных входов узлов 49 памяти запоминающих ячеек 11. С прямого выхода третьего триггера 20 нулевой потенциал поступает также на управляющие входы узлов 49 памяти запоминающих ячеек 11, устанавливая все узлы в режим считывания информации,на выходах ключей 48 четвертой группы устанавливается высокое сопротивление, так как на их управляющие входы поступает нулевой потенциал с управляющего входа. Затем учитель устанавливает первую группу триггеров 27 и шестые триггеры 55 соответственно матрицы вычислительных ячеек 1 и блока 4 памяти в нулевое состояние путем подачи на соответствующие входы сс нСброс устройства единичных сигналов, Информация о предъявленных образах в виде М-разрядного двоичного кода записывается "учителем" во все И столбцов вычислительных ячеек 8 матрицы 1 всех К классов путем подачи единичных импульсов на соответствующие входы "установкасустройства со-ответствующих триггеров 27 первой группы. При этом в каждую строку матрицы 1 записывается информация об образах, принадлежащих одному классу, а информация о каждом образе - в М триггеров 27 первой группы каждой вычислительной ячейки 8, После установки первой группы триггеров 27 "учитель" осуществляет переключение устройства в режим "Обучение" путем замыкания контактов первого коммутационного элемента 21 блока 6 управления. При этом единичные импульсы с выхода генератора импульсов через замкнутые контакты первого коммутационного элемента 21 поступают на информационный вход третьего триггера 20 и на его прямом выходе устанав ливается единичный сигнал, который 1330644поступая на второй вход первого элемента И 17, разрешает поступлениеединичных импульсов с выхода генератора 16 на счетный вход счетчика 18,управляющий вход регистра 7 и вход"Сброс" вторых триггеров 42 ячеек 10отнесения признаков. Появление первого импульса от генератора 16 импульсов на выходе первого элемента И 17блока 6 управления приводит к сбросувторых триггеров 42 ячеек 10 отнесения признаков, а также к сдвигу регистра 7 на один разряд, т.е. к установке в единичное состояние первого.триггера 25 второй группы, так какна его информационный вход поступаетединичный сигнал с инверсного выходачетвертого триггера 24, а на тактовыйвход первого триггера 25 поступаетединичный импульс с второго выходаблока 6 управления. Единичный импульсчерез элемент 23 задержки поступаеттакже на информационный вход четвертого триггера 24 и на его прямом выходе устанавливается единичный сигнал, поступающий на управляющие входыключей 26 пятой группы. При этом навыходе первого разряда регистра 7устанавливается, единичный сигнал, ана остальных выходах разрядов регистра 7 удерживается нулевой потенциал, так как на информационном входепервого ключа 26 пятой группы имеетсяединичный сигнал, а на информационныхвходах остальных ключей 26 пятойгруппы имеются нулевые сигналы, С поступлением 1-го импульса с выходапервого элемента И 17 блока 6 управления на управляющий вход регистра 7-й триггер 25 второй группы устанавливается в единичное состояние, а(-1)-й триггер 25 второй группысбрасывается в нуль и на 1-и выходерегистра 7 появляется единичный сигнал. Единичный сигнал с выхода третьего триггера 20 поступает также науправляющие входы логических матриц .28 первой группы матриц вычислительных ячеек 8. Пусть, например, на 1-мвыходе регистра 7 имеется единичныйсигнал. При этом диоды, находящиесяв 1-й строке логических матриц 28закрыты, так как на 1-е входы первойгруппы входов матриц 28 поступаетединичный сигнал с выхода д-го разряда регистра 7, Например, если в1-й триггер 27 первой группы зычислительной ячейки 8, находящейся в 1-йстроке и 3-ом столбце матрицы 1, за 51015 первой логической матрицы 32 второй группы матриц. С д-го выхода группы первой логичес(ой матрицы 28 первой группы матриц единичный сигнал пос 20 25 30 35 40 45 50 55 тупает также на первыи вход ь-го элемента НЕРАВНОЗНАЧНОСТЬ 30(31) первой(второй) группы, на выходе которого устанавливается нулевой сигнал, так как на его второй вход поступает единичный сигнал с прямого (инверсного)выхода 1-го триггера 27 первой группы, поэтому на 1-м выходе первой итретьей (второй) логической матрицы32 второй группы матриц устанавливается нулевой сигнал. Если, например, в (1-1)-й триггер27 первой группы записана "1" ("0"),то с прямого (инверсного) выхода триггера 27 единичный сигнал поступает на второй вход (1-1)-го элемента НЕРАВНОЗНАЧНОСТЬ 30 (31) первой (второй) группы, на выходе которого устанавливается единичный сигнал, таккак на первый вход элемента НЕРАВНОЗНАЧНОСТЬ 30 (31) подается нулевой сигнал с (1-1)-го выхода первой логической матрицы 28 первой группы матриц. При этом на (1-1)-м выходе первой 32 (второй 32) матрицы второй группы матриц устанавливается единичный сигнал, Появление единичных сигналов на выходах первой 32, второй32 и третьей 32 логических матрицвторой группы матриц означает формирование первого, второго и третьегоили четвертого признаков соответственно. Первый, второй и третий иличетвертый признаки соответствуют выполнению следующих логических операций конъюнкции:Г хлхрф Г хохра Г) х Ахр или писана " 1" ("0"), то на прямом (инверсном) выходе этого триггера 27 имеется единцчн,й сигнал, поступающий на 1-й вход второй группы входов первой логической матрицы 28 первой группы матриц, поэтому диод, находящийся в (21)-й строке этой матрицы 28, закрыт и на 1-м выходе матрицы 28 устанавливается единичный сигнал, а на остальных выходах группы матрицы 28 устанавливаются нулевые сигналы, так как на ее соответствующие входы первой группы входов подаются нулевые сигналы с соответствующихвыходов разрядов регистра 7. На выходе первого элемента ИЛИ 29 группыустанавливается единичный сигнал,который поступает на управляющий вход7 133 Г =х,лх , где х х, - двоичные логические переменные (О или 1), записанные в 1-й и р-й триггеры 27 первой группы соответственно (р=1, 2, 1-1, 1+1 М, М). При этом, если имеется единичный сигнал на выходе 1-го разряда регистра 7, то на 1-х выходах всех логических матриц 32 второй группы матриц всегда присутствует нулевой сигнал, а на р-м выходе матрицы: первой 32 - признак х х ; второй 32 - признак х и х, третьей 32 - признак х ь х или х л х . Наличие нулевого сигнала на выходе соответствующей матрицы 32 второй группы матриц означает, что соответствующий признак отсутствует у двоичного кода образа, записанного в триггерах 27 первой группы соответствующей вычислительной ячейки 8. Сигналы с 1-х выходов первой, второй и третьей логических матриц 32 вычислительной ячейки 8, находящейся в 1-й строке и 1-м столбце матрицы 1, поступают на 1-е информационные входы 1-х сумматоров 34 группы соответственно первого, второго и третьего узлов 33 вьде)ения признаков 1-й ячейки 9 выделения признаков, Если, например, на информационные входы 1-го сумматора 34 группы соответствующего узла 23 вьделения признаков поступило 1 единичных сигналов, а на информационные входы каждого из остальных Ксумматоров 34 группы этого же узла поступили единичные сигналы в количестве, меньшем чем 1, то на выходе 1-го сумматора 34 будет положительный потенциал, величина которого пропорциональна количеству единичных сигналов на его информационных входах, и диод 35 второй группы открывается, поэтому положительный потенциал с выхода сумматора 34 подается на вторые входы всех К сумматоров 34 группы. При этом на выходах остальных Ксумматоров 34 группы будут присутствовать отрицательные потенциалы, так как величины положительных отрицательных потенциалов, поступающих на их информационные входы, меньше, чем величина положительного потенциала, поступающего на их вторые входы, поэтому все Кдиоды 35 второй группы будут закрыты. Единичный сигнал будет также присутствовать только на выходе 1-го ключа 36 второй группы, который открыт, так как на его управляющий вход поступает 0644единичный сигнал с прямого выходатретьего триггера 20 блока 6 управления, а на информационный вход ключа36 второй группы поступает положи)тельный потенциал с выхода 1-го сумматора 34 группы, Остальные Кключи36 второй группы ключей закрыты, таккак на их информационные входы пода ются отрицательные потенциалы с выходов сумматоров 34, и на выходах ключей 36 будут нулевые сигналы. Наличи единичного сигнала только на выходе 1-го ключа 36 второй группы оз начает, что в 1-м классе вьделяемыйпризнак имеется у большего количестваобразов, чем у образов в остальныхКклассов, и является существеннымпризнаком для 1-го класса. Наличие 20 же единичных сигналов одновременнона выходах двух и более ключей 36второй группы, принадлежающих одномуузлу 33 выделения признаков означает,что выделяемый признак имеется у равб ного количества образов двух и болееклассов и не может являться существенным признаком для какого-либокласса.Сигналы с 1-х выходов соответству ющих узлов 33 вьделения признаков1-й ячейки 9 вьделения признаков поступают на 1-е входы вторых сумматоров39 соответствующих узлов 37 отнесенияпризнаков 1-й ячейки 10 отнесенияпризнаков. Если, например, на соответствующие входы второго сумматора39 поступают два и более единичныхсигнала, то срабатывает соответствующий первый пороговый элемент 40 и на 0 выходе соответствующего формирователя 41 появляется единичный импульс,который поступает на информационныйвход соответствующего второго триггера 42, на инверсном выходе которого 45 устанавливается нулевой сигнал, поступающий на информационные входы соответствующих ключей 43 третьей группы и блокирующий их работу. Поэтомупри появлении на выходах соответствующих элементов 38 задержки группыединичных импульсов на выходах соответствующих ключей 43 третьей группыпоявятся нулевые сигналы, Если, например, единичный сигнал поступаеттолько на 1-й вход второго сумматора39 первого узла 37 отнесения признаков соответствующей ячейки 10 отнесения признаков, то первый пороговыйэлемент 40 не срабатывает, а на выхо 1330644де формирователя 41 удерживается нулевой сигнал, поэтому на инверсном выходе второго триггера 42 имеется единичный сигнал. С 1-го входа второго сум-, матора 39 единичный сигнал через 1-й элемент 38 задержки группы поступает на управляющий вход 1-го ключа 43 и на его выходе появляется единичньй импульс, который означает, что соот- О ветствующий признак является существенным для 1-го класса.Пусть, например, в 1-й ячейке отнесения признаков на выходе 1-го ключа 43 третьей группы первого узла 37 5 отнесения признаков имеется единичный импульс, который поступает на 1-й выход первого узла 49 памяти 1-й запоминающей ячейки 11, и, если, например, на (1+1)-м выходе разряда реги стра 7 также имеется единичный сигнал, который поступает на (1+1)-й адресньй вход первого узла 49 памяти, то в элемент 52 памяти, находящийся в (1+1)-й строке и 1-м столбце перво го узла 49 памяти, записывается информации о соответствующем признаке 1-го класса, так как одновременно на управляющем входе узлов 49 памяти имеется единичньп сигнал, поэтому 30 все узлы 49 памяти работают в режиме записи информации. При этом в элементе 52 памяти, находящемся в (1+1)-й строке и 1-м столбце первого узла 49 памяти, единичный импульс с(1+1)- го адресного входы поступает на первые входы второго 53 и третьего 54 элементов И, а так как. на третьи входы элементов И 53 и 54 подается единичный сигнал с управляющего входа и на вторые входы элементов И 53 и 54 подаются соответственно единичный сигнал с 1-го выхода первого узла 49 памяти и нулевой сигнал с прямого выхода шестого триггера 55, то второй 45 элемент И 53 открыт, а третий элемент И 54 закрыт, и с выхода второго элемента И 53 единичньй импульс поступает на информационньй вход шестого триггера 55, на прямом выходе которого устанавливается единичньп сигнал. Если, например, в 1-й ячейке 10 отнесения признаков на выходе 1-го ключа 43 третьей группы третьего узла 37 отнесения признаков имеется единичный импульс, который поступает на -й выход четвертого узла 49 памяти и второй вход пятого элемента И 58 -го логического узла 47 1-й запоминающей ячейки 11, и если, например,на (1+1)-м выходе разряда регистра 7также имеетса ециничньй сигнал, поступающий на второй вход (1+1)-го элемента РАВНОЗНАЧНОСТЬ 45 второй группы и информационньй вход (1+1)-гоключа 48 четвертой группы, то на(1+1)-й адресньй вход четвертого узла49 памяти и на 1-й адресный вход третьего узла 49 гамяти поступает единичный сигнал соответственно с выхода (1+1)-го элемента РАВНОЗНАЧНОСТЬ45 второй группы и с выхода второгоэлемента ИЛИ 59 1-го логического узла47, а на (1+1)-й выход третьего узла49 памяти пост пает единичный сигналс (1+1)-го клю а 48 четвертой группы.На выходах (1+1)-го элемента РАВНОЗНАЧНОСТЬ 45 второй группы и второгоэлемента ИЛИ 59 1-го логического узла47 имеются единичные сигналы, так какна первые входы (1+1)-го элементаРАВНОЗНАЧНОСТЬ 45 второй группы и пятого 58 элемента И 1-го логическогоузла 47 поступает единичный сигнал суправляющего входа запоминающей ячейки 11. Поэтому в элементы 52 памяти,находящиеся в (1+1)-м столбце третьего узла 49 памяти, записывается "1"информации о соответствующем признаке1-го класса. После поступления (М++1)-го импульса с выхода первого элемента И 17 на счетный вход счетчика18 на выходе последнего появляетсяединичньп импульс, поступающий черезпервый элемент ИЛИ 19 на входы сбросасчетчика 18, третьего триггера 20 ичетвертого триггера 24 и триггеров25 второй группы, на прямых выходахкоторых устанавливаются нулевые сигналы, а на выходах ключей 26 пятойгруппы устанавливаются высокие сопротивления. При этом на выходах логических матриц 32 вычислительных ячеек8 устанавливаются нулевые сигналы,на выходах ключей 36 второй группы,ключей 43 третьей группы и ключей 48четвертой группы устанавливаются высокие сопротивления, а на управляющихвходах ключей 14 первой группы устанавливаются единичные сигналы, и таким образом устройство автоматическипереключается работать из режима"Обучение" в режим "Распознаваниеа узлы 49 памяти переключаются в режим считывания информации, так какна управляющем входе узлов 49 имеется нулевой сигнал, Длительность про1133064,11 1цесса Обучение равна произведению числа М (коли 1 ество разрядов в двоичном коде образа) на период следова- и ния импульсов Т на выходе генератора Н 16 блока 6 управления. Период следо- н вания импульсов Т должен быть не н меньше суммы времен задержки передачи в импульса третьим триггером 20, пери вым элементом И 17, элементом 23 за О м держки, четвертым триггером 24, клю чом 26 пятой группы, логической мат- и рицей 28 первой группы, элементом у ИЛИ 29 группы, логической матрицей 1 32 второй группы, первым сумматором 5 т 34, ключом 36 второй группы, элемен- н том 38 задержки группы, ключом 43в третьей группы, логическим узлом 47н группы и вторым элементом И 53, Пере- П ключение работы устройства в режим О и 11 11Распознавание осуществляется авто- с матически после завершения процесса и 11 11 11 11Обучение или учителем путем замыкания контактов второго коммутацион- о ного элемента 22 в блоке 6 упранле т ния. При этом входная информация в с виде М-разрядного двоичного кода ио- в дается на информационные входы уст- У ройства и поступает непосредственно к на адресные входы первых узлов 49 зо 3 памяти, первые входы элементов РАВе НОЗНАЧНОСТЬ 44 и 45 первой и второй и групп и первые входы четвертых элен ментов И 57 запоминающих ячеек 11. в 12 Например, если на г-й информацион 35 ный вход поступает единичный сигнал, то происходит считывание информации с элементов 52 памяти, находящихся в -х строках первых узлов 49 памяти40 запоминающих ячеек 11. Г 1 ри этом в каждом элементе 52 памяти второй элемент И 53 закрыт, так как на его третий вход поступает нулевой сигнал с управляющего входа узла 49 памяти,45 а третий элемент И 54 открыт. Если в шестом триггере 55 записана "1" и на первый вход третьего элемента И 54 поступает единичный сигнал с адресного входа, тогда на выходе третьего элемента И 54 имеется единич 50 ный сигнал, который открывает соответствующий ключ 56, и на его выходе также устанавливается единичный сигнал. Если на выходе третьего элемента И 54 имеется нулевой сигнал, то соот 55 ветствующий ключ 56 закрыт и на его выходе устанавливается высокое сопротивление. Единичньп сигнал с 1-го информаионного входа поступает также на ервые входы г-х элементов РАВНОЗНАЧОСТЬ 44, 45 первой и нторой групп, а выхоце которых устанавливается улевой сигнал, так как на их вторые ходы подается нулевой сигнал с упраляющего входа. На выходе вторых элеентов ИЛИ 59 г-х логических узлов 7 имеются единичные сигналы, постуающие на г-е адресные входы третьих азов 49 памяти запоминающих ячеек 1, так как на первые входы четнерых элементов И 57 поступает единичьп сигнал с г-го информационного хода, а на вторые входы поступает улевой сигнал с управляющего входа. оэтому в третьих узлах 49 памяти заоминающих ячеек 11 также происходит читывание информации с элементов 52 амяти, находящихся в д-й строке.Например, если на д-й информациный вход поступает нулевой сигнал, о происходит считывание информацииэлементов 52 памяти, находящихсяг-х строках вторых и четвертых злов памяти запоминающих ячеек, так ак на выходах г-х элементов НЕРАВНО- . НАЧНОСТЬ первой и второй групп будут диничные сигналы, С выходов узлов амяти единичные сигналы поступают а соответствующие входы соответстующих третьих сумматоров 46, на выходах которых формируются положительные потенциалы, а их величина пропорциональна количеству единичных сигналов на входах соответствующих сумматоров. Эти потенциалы поступают на соответствующие первые входы пороговых элементов 13 первой группы. Каждьп иэ пороговых элементов первой группы представляет собой операционный усилитель, инверсный вход которого является вторым входом элемента, а неинвертирующий ю вход - первым нходом порогового элемента. Если, например, на втором входе 1-го порогового элемента первой группы величина положительного потенциала больше, чем на вторых входах других Кпороговых элементов, то на выходе 1-го порогового элемента будет положительный потенциал и диод 15 первой группы открыт, поэтому положительный потенциал с выхода порогового элемента подается на вторые входы порогоньм элементов первой группы. При этом на выходах остальных Кпороговых элемен14 0644 13 133 тов будут присутствовать отрицательные потенциалы так как величины положительных потенциалов, поступающих на их первые входы, меньше, чем величина положительного потенциала на втором входе, поэтому все Кдиодов первой группы будут закрыты. На выходе 1-го ключа 14 первой группы будет присутствовать единичный сигнал, а на выходах остальных Кключей первой группы будут нулевые сигналы. Наличие единичного сигнала только на выходе 1-го ключа означает, что предъявленный на информационных входах образ относится к 1-му классу,Формула изобретения 1. Устройство ассоциативного распознавания образов, содержащее матрицу вычислительных ячеек, блок выделения признаков, блок отнесения признаков, блок памяти, блок выделения образов, блок управления и регистр, причем каждая вычислительная ячейка матрицы содержит первый триггер, блок выделения признаков содержит М ячеек выделения признаков, каждая из которых содержит три узла выделения признаков, каждый из которых содержит первый сумматор, блок отнесения признаков содержит М ячеек отнесения признаков, каждая из которых содержит три узла отнесения признаков, каждый из которых содержит второй сумматор, первый пороговый элемент, формирователь импульсов, второй триггер и группу элементов задержки, блок памяти содержит К запоминающих ячеек, каждая из которых содержит четыре узла памяти, третий сумматор и две группы элементов РАВНОЗНАЧНОСТЬ, блок выделения образов содержит первую группу пороговых элементов, блок управления содержит генератор импульсов, счетчик, третий триггер, первый элемент И и первый элемент ИЛИ, причем выход д-го разряда регистра (1= =1М) является 1-м информационным входом устройства, в каждом узле отнесения признаков 1-й ячейки отнесения признаков выход второго сумматора соединен с информационным входом порогового элемента, управляющий вход которого является входом установки порога устройства, выход порогового элемента через формирователь импульсов соединен с информационным входом 10 15 20 30 35 40 45 50 55 второго триггера, входы элемента задержки группы с оединены с соответствующими входами второго сумматора, в 1-й запоминающей ячейке (1=1К) блока памяти адресные входы первого узла памяти соединены с выходами разрядов регистра, адресные входы второго узла памяти соединены с выходами элементов РАВНОЗНАЧНОСТЬ первой группы, адресные входы четвертого узла памяти соединены с выходами элементов РАВНОЗНАЧНОСТЬ второй группы, первые входы 1-х элементов РАВНОЗНАЧНОСТЬ первой и второй групп соединены с выходами 1-го разряда регистра, выходы соответствующего узла памяти 1 й запоминающей ячейки блока памяти срединены с входами третьего сумматора, выход которого соединен с первым входом 1-го порогового элемента группы блока выделения образов, в блоке управления выход генератора импульсов соединен с первым входом первого элемента И, выход счетчика соединен с первым входом первого элемента ИЛИ, выход третьего триггера соединен с вторым входом третьего элемента И и с вторыми входами элементов РАВНОЗНАЧНОСТЬ первых и вторых групп и с управляющими входами узлов памяти запоминающих ячеек блока памяти, о т - л и ч а ю щ е е с я тем, что, с целью повышения быстродействия и упрощения устройства, блок управления дополнительно содержит первый и второй коммутационные элементы, блок выделения образов дополнительно содержит инвертор, первую группу диодов и первую группу ключей, каждая вычислительная ячейка дополнительно содержит первую группу Мтриггеров, первую и вторую группы логических матриц, группу элементов ИЛИ, первую и вторую группы элементов НЕРАВНОЗНАЧНОСТЬ, каждый узел выделения признаков дополнительно содержит группу Ксумматоров, вторую группу диодов и вторую группу ключей, каждый узел отнесения признаков дополнительно содержит третью группу ключей, каждая запоминающая ячейка дополнительно содержит группу логических узлов и четвертую группу ключей, причем в блоке управления выход генератора импульсов через замыкающие контакты первого и второго коммутационных элементов соединен соответственно с информационным входом третьего триггераи вторым входом первого элемента ИЛИ, выход которого соединен с входом сброса триггера, прямой выход которого соединен с управляющими входами.) логических матриц первой группы вычислительных ячеек матрицы, с управляющими входами ключей второй группы узлов выделения признаков, с управляющиМи входами ключей четвертой груп пы и вторыми входами логических узлов запоминающих ячеек блока памяти, с входом инвертора блока выделения образов, вход сброса счетчика и вход установки нуля регистра соединены с 15 выходом элемента ИЛИ блока управления, выход первого элемента И блока управления соединен со счетным входом счетчика, с управляющим входом регистра и входом сброса второго триг. 20 гера узлов отнесения признаков, в блоке выделения образов вторые входы пороговых элементов соединены с катодами диодов первой группы, выход 1-го порогового элемента соединен с ано дом 1-го диода первой группы и информационным входом 1-го ключа первой , группы, выход которого является 1-м выходом устройства, управляющие входы ключей первой группы соединены с вы- З 0 ходом инвертора, в каждой вычислительной ячейке матрицы информационный вход д-го триггера первой группы является 1-м входом установки устройства, а вход "Сброс" триггеров первой группы является входом "Сброс" устройства, прямой выход 1-го триггера первой группы соединен с вторым входом 1-го элемента НЕРАВНОЗНАЧНОСТЬ первой группы и с 1-м входом второй 40 группы входов первой логической матрицы первой группы матриц, 1-й выход которой соединен с 1-м входом первого элемента ИЛИ группы и с первым входом 1-го элемента НЕРАВНОЗНАЧНОСТЬ первой 45 группы, выход которого соединен с 1-м входом первой и третьей логических матриц второй группы матриц, инверсный выход 1-го триггера соединен с вторым входом 1-го элемента НЕРАВ 50 НОЗНАЧНОСТЬ второй группы и с 1-м входом второй группы входов второй логической матрицы второй группы матриц, 1-й выход которой соединен с д-м входом второго элемента ИЛИ группы и с первым входом 1.-го элемента НЕРАВНОЗНАЧНОСТЬ второй группы, выход которого соединен с 1-м входом второй логической матрицы второй группы матриц, выход первого элемента ИЛИ группы соединен с управляющим входом первой логической матрицы второй группы матриц, выход второго элемента ИЛИ группы подключен к управляющим входам второй и третьей логических матриц второй группы матриц, 1-й информационный вход каждой вычислительной ячейки является 1-м инфорг мационным входом устройства, д-й информационный вход первой группы входов первой и второй логических матриц первой группы матриц является информационным входом устройства, в каждом узле выделения признаков вторые входы сумматоров группы соединены с катодами диодов второй группы, анод 1-го диода соединен с выходом 1-го сумматора и информационным входом 1-го ключа второй группы, 3-й информационный вход (3=1 И) 1-го сумматора группы каждого узла выделения признаков является д-м выходом соответствующей логической матрицы второй группы матриц вычислительной ячейки, находящейся в 1-й строке и 3-м столбце матрицы вычислительных ячеек, в каждом узле отнесения признаков инверсный выход третьего триггера соединен с информационным входом ключей третьей группы, управляющие входы которых соединены с выходами соответствующих элементов задержки группы, входы второго сумматора каждого узла отнесения признаков соединены с выходами ключей второй группы соответствующих узлов выделения признаков, входы сброса узлов памяти являются входом "Сброс" устройства, адресные входы третьего узла памяти соединены с выходами логических узлов группы, первый вход 1-го логического узла группы и информационный вход д-го ключа четвертой группы соединены с выходом д-го разряда регистра, выходы ключей четвер- . той группы и выходы третьего узла памяти соединены с входами третьего сумматора, выходы 1-х управляемых ключей третьей группы первого и второго узлов отнесения признаков соединены с выходами соответственно первого и второго узлов памяти, выходы 1-х управляемых ключей третьего узла отнесения признаков и четвертого узла памяти соединены с третьими входами логических узлов1 - й запоминающей ячейки блока памяти,