Распределитель

явятся нули, означающие окончаниеопроса цепи У. Сигнал с выхода 33блока 1 (1) подается на входы 40 всехотдельных блоков 1 опроса, т.е. науправляющие входы 92 триггера цикла.Происходит образование переключающихсигналов для включения в работу цепиХ и отключения цепи У аналогично описанному вьпче включению цепи У и отключения цепи Х. 1 О Режим работы с непосредственным доступом, В этом режиме на шине 6 должен быть сигнал О, тогда код управления подается для Формирования сиг налов поразрядного запрета минуя триггеры 47, 57 памяти непосредственно на элементы И-ИЛИ 48,58, а значения разрядов направления опроса не- посредственно на элементы И-ИЛИ 22 20 и 23. Непосредственный доступ дает возможность оперативно изменять программу в процессе опроса или просто производить внеочередное подключение соответствующего разряда. В этом ре жиме триггер 11 цикла срабатывает по (-1 Фронту такта, а все остальные триггеры распределителя по положительному Фронту такта,Для упорядочения этого изменения его следует З 0 проводить по -1 Фронту такта или в конце опроса данного цчкла по срабатыванию триггера 11 цикла. Допустим, что идет опрос цепи Х в пря.мом направлении, все триггеры 5635 разрешения цепи У в состоянии ноль. Нл соответствующих выходах элементов И-ИЛИ 58 будут сигналы поразрядного запрета, а на выходах 33 и 34 единицы. На выходах 31 и 32 возникнет ноль тогда, кода будут опрошены все разряды кода управления (с учетом подключенных в процессе опроса). Этот ноль возникает по (+) Фронту такта и поступает на вход 93 триг-45 гера 11 цикла, а.также на элементы ИЛИ 14 и И 12. В режиме непосредственным доступом опережащпего подключения вновь включаемой цепи не требуется, поэтому в данном такте выходные значе- . ния элементов ИЛИ 14 и И 12 не учитываются. По отрицательному Фронту такта срабатывает триггер 11 цикла и устанавливается в единицу, На выходе элемента ИЛИ 14 появляется единица, на выходе элемента ИЛИ 15 - . 55 ноль, а на выходе элемента И 12 значение единицы меняется на ноль, На шинах 2 появляется новый код управления, в цепи У Формируются сигналы поразрядного запрета и подготавливаются единицы на инФормационных входах триггеров 44, 56 первых; разрешенных разрядов. На входы элементов И 55 всех разрядов подаются сигналы с выходов элементов ИЛИ 14 и 151 которые образуют на выходах элементов И 55 единицы, дающие на информа" ционных входах триггеров 46 разрешения нули. По положительному Фронту такта триггеры 44, 56 первого разрешенного разряда цепи У включаются в единицу, а все триггеры разрешения 46 цепи Х устанавливаются в ноль. Обратное переключение цепей происходит аналогично по нулевым значениям сигналов выходов 33 блока 1(Е) и 34 блока 1 1),Действие шин останова-запуска 3 основано на управлении состоянием инФормационных входов триггеров 46, 56 разрешения. Сигнал останова-запуска шины 3 с уровнем единицы подается на входы запрета элементов И 54 64, отчего на инФормационных входах триггеров разрешения появляются нули. Если сигнал останова-запуска подан до опроса данного разряда, то произойдет останов на данном разряде, т.е,будет опрашиваться данный разряд до снятия сигнала останова-запуска, Если сигнал останова-запуска подан после опроса данного разряда, то первым пришедшим после этого тактом триггер разрешения данного разряда устанавливается в ноль, а вторым тактом начнется внеочередной опрос данного разряда (запуск). После снятиясигнала останова-запуска программаопроса будет продолжаться с тогоразряда, перед опросом которого она была прервана.Работа триггера 11 цикла описывается таблицей переходов. В зависимости от состояния сигнала входа 94 переключения, подаваемого с шины 6 включения непосредственного доступа, триггер 11 цикла может работать либо от положительного Фронта такта,либо от отрицательного, В остальномФункционирование триггера цикла совпадает по возможностям с Функционированием К-триггера, Различием является то, что в режиме памяти триггера цикла состояние вспомогательного триггера 97 записывается в основные триггеры 95 и 96 и поэтому выход из режима памяти при изменении сигналов .на входах 92 и 93 независим от уровня тактового сигнала, тогда как в 1 К-триггере он независим только лри одном из значений тактового сигнала. 5Возможность работы триггера цикла 1 от (+) и(-) фронтов такта позволяет в режиме с памятью кода уп" равления минимизировать время распространения сигналов запрета, а в О режиме с непосредственным доступом обеспечить возможность получения непрерывной программы без пропуска такта прн переключении цепей Х и У.Быстродействие распределителя оп ределяется минимально возможной длительностю такта, соответствующей максймальному времени распространения сигнала через элементы распределителя в течение одного такта. В режиме с запоминанием кода управления и в режиме с непосредственным доступом время распространения сигнала различно. Рассмотрение производится из условия, что весь распре делитель представляет собой отдельный блокопроса.Режим с памятью кода управления. Код управления шин 2 и разряд направления опроса шины 5 изменяет свое значение сразу после изменения уровня сигнала на шине 7 синхронизации, т,е, сразу после срабатывания триггера 11 цикла. Например, лри опросе цепи Х в прямом направлении после включения (+) фронтом такта триггеров 44, 46 в единицу, цепь распространения сигнала наибольшей длины, выглядит следующим образом: от триггера 46 данного разряда сигнал распространяется через элементы ИИЛИ (48)- ИЛИ(49)р- И(52)р-ИЛИ(51)р -И(54)р - Ь - вход триггера (46)р,где д - данный разряд, р - следующий разрешенный разряд. Аналогично для обратного направления цепи Х и обеих направлений цепи У.при соответствующих им элементах. Рассмотренная цепь распространения сигнала остается такой до окончания опроса кода управления. При возникновении нуля на вы О ходе 31 блока 1(,К) цеиь распространения наибольшей длины меняется и от триггера 46 данного разряда сигнал распространяется через элементы И-ИЛИ(48)д- ИЛИ(16) - ИЛИ(14) - И(62, 55 63) - ИЛИ(61)р- И(64)р: 1 Ъ в . вход триггера(56)р, где без индекса пока, заны элементы, не относящиеся к поразрядному блоку 10. Цепь распространения сигнала в конце опроса кода управления имеет на один элемент больше и поэтому определяет максимальное время распространения сигнала в одном тактовом интервале. Это время соответствует минимальной длительности такта в режиме с памятью кода управления.В режиме с непосредственным доступом смена каждого иэ разрядов кода управления должна производиться по (-)фронту такта, а в конце цикла оп" роса ло изменению состояния триггера 11 цикла или по (-) фронту такта, но в этом случае нужно анализировать на равенство нугпо сигналы выходов 31132) и 33 (34) . Допустим, что идет опрос цели У в прямом направлении. После возникновения нуля на выходе 33 блока 1(К) он поступает на вход 92 триггера 11 цикла, распространение сигнала через элементы ИЛИ 15 и И 13 в данном случае можно не учитывать. По (- фронту такта срабатывает триггер 11 цикла, происходит переключение цепей. Длительность+) уровня такта не должна быть менее времени распространения сигнала от триггера 56 через элементы И-ИЛИ(58)- А ИЛИ(18) - вход 92 триггера(1) . После .срабатывания триггера цикла 11 происходит смена кода управления, сигналы запрета, с учетом временисрабатывания триггера 11 цикла, распространяются по цепи максимальной длины через элементы ТР(11) " ИИли(48)д- ИЛИ(49)р - И(52)р- ИЛИ(51)" - И(54) - Д - вход триггера. (46),ГДлительность (-) уровня такта не должна быть менее времени распростра-нения через рассмотренную цепь. Обрат-. ное переключение цепей происходит аналогично.Программа,начинается следующим образом.В режиме с памятью кода управления на шину 9 установки подается сигнал ноль, устанавливающий триггеры 44, 46, 56, 47, 57 и триггер 11 цикла в состояние ноль. Иа выходах 31(32) блоков 1 (,К), 1 ,1) и на выходах 33 (34) блоков 1(1:), 1 (1), появляются нули. Первым положительным фронтом такта после снятия сигнала уста-. новки триггер 11 переключится в единицу, а в триггеры 47 памяти и триггер 20 запишутся код управления и направление его опроса, Положительным1051710 20 Таблица переходов триггера цикла Выход 92 91 (Й 93 88 (Я) 0 0- 1 О О -1 19фронтом второго такта триггер 1) переключится в ноль, включится первыйразрешенный разряд кода управления,записанного в триггерах 47, а в триггеры 57 и триггер 21 запишутся следующий код управления и направлениеего опроса. В режиме с непосредственным доступом подается сигнал установки на шину 9 и код управленияна,шины 2,. 5. После распространениясигналов запрета сигнал установкиснимается и первым пришедшим +)фронтом такта включится первый разрешенный разряд кода управления,Таким образом, распределитель обладает следующими основными свойствами: распределитель имеет два режима работы - режим с памятью кодауправления в триггерах памяти, и режим с непосредственным доступом кода 20управления; в обоих режимах опроскода управления производится по разрядам, для которых есть единицы вкоде управления; разряды кода управления взаимонезависимы и могут управляться от отдельных источников; направление опроса кода управления выбирается по значению разряда выборанаправления опроса; с помощью сменыкодов, управления обеспечивается про- З 0извольная непрерывная. программа опроса любой длительности и конфигурации; в режиме с памятью кода управления, код управления в одном цикле опроса не может быть изменен; врежиме с непосредственным доступом35каждый разряд кода управления можетбыть изменен в одном цикле опроса,и результате чего произойдет внеочередное включение данного разряда если уже опрашиваются последующие раз 40ряды, а затем программа опроса будетпродолжена с разряда, перед которымона была прервана; с помощью сигналов шин останова-эапуска возможно Входные сигналы)94 90 (С) управление остановом и запуском распределителя в любом разряде; распределитель может быть построен как отдельный блок 1 опроса или составлен иэ нескольких отдельных блоков 1 опроса Пусть й - время распространения сигнала в отдельном блоке опроса, когда в нем есть хотя бы один сигнал поразрядного запрета, а Со - время распространения проходного сигнала запрета через отдельный блок опроса, если в нем нет поразрядных сигналов запрета. Проходной сигнал запрета в отдельном блоке оп-" роса распространяется через один элемент ИЛИ, поэтому=6 й. При (К) последовательно соединенных блоках 1 самый невыгодный с точки зрения времени распространения вариант может быть при проходной передаче сигналов запрета через Кблокопроса, это может быть, например, для кода управления с одной единицей в разряде блока 1 (11. Общее время распространения сигнала во время одного такта в распределителб, составленном из отдельных блоков опроса 1, для режима с памятью кода управления составляет(1-)ф,.Передача сигналов запрета между отдельными блоками 1 опроса производится последовательно. Для обеспечения параллельной передачи сигналов требуются дополнительные внешние элементы ИЛИ. Предлагаемый распределитель не имеет ложных состояний.Технический зфшект от использования предлагаемого распределителя заключается в расширении Ьункциональнах возможностей при его реализации в в виде большой интегральной микросхемы.1051710 Куст оставител Соп Техред Т.Маточка КорректорИ. едакт аз 8674/57 Тираж 9 В 11 ИИПИ Государственного по делам изобретений Т 13035, Москва, )Х, РИЛИ, выход первого триггера разрешения соединен с первым, вторым входамизапретя первого элемента И-ИЛИ и стретьим входом третьего элемента 1 ШИ,выход второго триггера разрешениясоединен с первым вторым входамизапрета второго элемента И-ИЛИ и стретьим входом шестого элемента ИЛИ,информационный вход первого тригГера,разрешения соединен с выходом третьего элемента И, информационный входвторого триггера соединен с выходомседьмого. элемента И, вьмод третьегоэлемента ИЛИ соединен с первым входонтретьего элемента И, выход шестогоэлемента ИЛИ соединен с первым входом седьмого элемента И, вьмод четвертого элемента И соединен с вторымвходом запрета третьего элемента И,выход восьмого элемента И соединенс вторым входом запрета седьмого элемента И, третьи входы запрета третьего и седьмого элементов И соединеныс шиной останова-запуска этого же раз ряда, вьмод первого элемента ИЛИ соединен с первым входом запрета первогоэлемента И, выход второго элементаИЛИ соединен с первым входом запрета второго элемента И, выход четвертого . элемента ИЛИ соединен с первым входомзапрета пятого элемента И, выход пятого элемента ИЛИ соединен с первымвходом запрета шестого элемента И, . информационные входы первоГо и второго триггеров памяти соединены стретьиин входами первого и второго элементов И-ИЛИ и с шиной управленияэтого же разряда, выход первого триггера памяти соединен с четвертым входом первого элемента И-ИЛИ, вьмод второго триггера памяти соединен с четвертым входом второго элемента И-ИЛИ, выход первого элемента И-ИЛИ соединен с вторыми входами первого и второго элементов И-ИЛИ, выход второго элемента И-ИЛИ соединен с вторыми входами пятого и шестого элементов И, входы первого элемента ИЛИ каждого разряда соединены каждый со своим выходами первых элементов ИИЛИ всех разрядов, имеющих номер меньше данного разряда, входы второго элемента ИЛИ каждого разряда соединены каждый со своим выходами первых элементов И-ИЛИ всех разрядов, имеющих номер больше данного разряда, входы четвертого элемента ИЛИ каждого разряда соединены каждый со своим выходами вторых элементов И"ИЛИ всех разрядющ, ииешших номерменьше данного разряда, входы пятого элемента ИЛИ каждого разряда соединены каждый со своим выходами вто"рых элементов И-ИЛИ всех разрядов,имеющих номер больше данного разряда, входы первого выходного элемента ИЛИ соединены каждый со своим выходами первых элементов И-ИЛИ всехразрядов, входы второго выходногоэлемента ИЛИ соединены каждый,сосвоим выходами вторых элементов ИИЛИ всех разрядов, выход первого выходного элемента ИЛИ соединен,с первым управляющим входом триггера цикла с первым входом запрета первогоотдельного элемента ИЛИ и с первымвходом запрета первого отдельногоэлемента И, выход второго выходногоэлемента ИЛИ соединен с вторым управляющим входом триггера цикла, спервым входом запрета второго отдельного элемента ИЛИ и с первым входомзапрета второго отдельного элемента И, прямой выход триггера цикласоединен с вторым входом первого отдельного элемента ИЛИ, с вторым входом второго отдельного элемента И ис шиной синхронизации, инверсный выход триггера цикла соединен с вторымвходом второго отдельного элементаИЛИ и с вторым входом первого отдельного элемента И, выход первогоотдельного элемента ИЛИ соединен стретьими входами пятого, шестогоэлементов И всех разрядов, с первыми входами четвертых элементов Ивсех разрядов и с первыми входамизапрета восьмых элементов И всехразрядов, выход второго отдельногоэлемента ИЛИ соединен с третьимивходами первого, второго элементовИ всех разрядов, с вторыми входамизапрета четвертых элементов И всехразрядов и с вторыми входами восьмых элементов И всех разрядов, вьмодпервого отдельного элемента И соединен с-входами первых триггеровпамяти всех разрядов, с четвертымивходами запрета третьих элементов Ивсех разрядов и с Ч -входом первоготриггера направления, выход второгоотдельного элемента И соединен сЧ-входами 1 вторых триггеров памятивсех разрядов, с четвертыми входамизапрета седьмых элементов И всех разрядов и с Ч -входом второго триггеранаправления, выход первого отдельного элемента И"ИЛИ соединен с четвер1051710 тыми входами первых элементов И всех разрядов и с четвертыми входами запрета вторых элементов И всех разрядов выход второго отдельного элемента И-.фИЛИ соединен с четвертыми входами пятых элементов И всех разрядов и с четвертыми входами запрета шестых элементов И всехразрядов, первые входы Первого, второго отдельных элементов И-ИЛИ соединены с индюрмационньщи входами первого, второго триггеров направления и с шиной выбора направления опроса, второй вход первого отдельного элемента И-ИЛИ соединен с выходом первого триггера направления, второй вход второго отдельного элемента И-ИЛИ соединен с выходом второго триггера направления, третьи прямые входы и четвертые входы запрета первого и второго отдельных элементов И-ИЛИ соединены с пятыми прямыми входами, с шестыми входами запрета первого и второго элементов И-ИЛИ всех разрядов, с входом переключения триггера цикла и с шиной включения непосредствен- ного доступа, тактовые входы .первого, второго триггеров разрешения всех разрядов, первого, второго триггеров памяти всех разрядов, первого, второго триггеров направления соединены с тактовой шиной, входы установки первого, второго триггеров разрешения всех разрядов, первого, второго триггеров памяти всех разрядов и триггера цикла соединены с 1Изобретение относится к импульсной техннке и может быть использовано в синхронизирующих и мажориторных устройствах.Известен распределитель, содержа щий триггеры,.логические элементы И и И-ИЛИ, позволяющий реализоватьтрехпрограммное 8-ми канальное распределение импульсов по многоустойчивой схеме Ц ;Недостатком распределителя являются ограниченные функциональные возможности, заключающиеся в невозможности составления произвольных непрерывных программ опроса. 15 шиной установки, второй и третий тактирующие входы первого основноготриггера соединены с вторым тактирующим входом вспомогательного триггера и с выходом ннвертора, третийтактирующий вход вспомогательного триггера и четвертый тактирующийвход запрета вспомогательного трнггера соединены с входом переключения триггера цикла, второй инйормационный вход вспомогательного .триггера соединен с выходом второго основного триггера, первый, второй,третий тактирующие входы второго основного триггера соединены с тактовым входом триггера цикла, первыеинАормрционные входы первого и второго основных триггеров соединены счетвертыми тактирующими входами первого и второго основных, триггеров, спятыми тактирующими входами запретапервого и второго основных триггерови с первым управляющим входом триггера цикла, вторые информационныевходы первого и второго основныхтриггеров соединены с их шестыми тактирующими входами, с их седьмымитактирующими входамн запрета и с вторым управляющим входом триггера цикла, третьи и четвертые информационные входы первого и второго основныхтриггеров соединены соответственно спрямым и инверсньв выходами триггера цикла, вход установки второго основного триггера соединен с входомустановки триггера цикла. Известен также распределитель, содержащий в каждом из Ц разрядов тактируемый триггер распределителя, первый элемент И, первый элемент ИЛИ, второй элемент ИЛИ, шину управления, шину останова-запуска, выходную шину, а также триггер цикла, содержащий первый основной триггер, вспомогательный триггер и инвертор, тактовую шину, шину установки, выход триггера распределителя каждого разряда соединен с вьг ходной шиной соответствующего разряда, тактовые входы триггеров распределителя всех разрядов и триг 1051710гера цикла соединены с тактовой шиной, входы установки триггеров распределителя всех разрядов соединены с шиной установки, первый тактирующий вход первого основного триггера соединен с выходом ннвертора,вход которого присоединен к первому тактирующему входу вспомогательного триггера и к тактовому входутриггера цикла, первый информацион Оный вход вспомогательного триггерасоединен с выходом первого основноготриггера, входы установки первого ос"новного и вспомогательного триггеровсоединЕны с входом установки триггера цикла, прямой и инверсный выходы вспомогательного триггера соединены с соответствующими выходамитриггера цикла 2.Однако такой переключатель характеризуется ограниченными функциональными воэможностями, заключающимисяв отсутствии воэможности составления произвольных непрерывных программ опроса. 25Пель изобретения - расширениефункциональных возможностей распределителя.Поставленная цель достигается тем,что в распределителе содержащем вкаждом из 11 разрядов тактируемый.триггер распределителя, первый элемент И, первый элемент ИЛИ, второйэлемент ИЛИ, шину управления, шинуостанова-запуска, выходную шину, атакже триггер цикла, содержащий пер 35вый основной триггер, вспомогательный триггер н инвертор, тактовуюшину, шину установки, выход триггера распределителя каждого разрядасоединен с выходной.шиной соответ 40ствующего разряда, тактовые входытриггеров распределителя всех разрядов и триггера цикла соединеныс тактовой шиной, входы установкитриггеров распределителя всех разрядов соединены с шиной установкипервый тактирующий вход первого основного триггера соединен с выходоминвертора, вход которого присоединенк первому тактирующему входу вспомогательного триггера и к тактовомувходу триггера цикла, первый информационный вход вспомогательноготриггера соединен с выходом первого .,основного триггера, входы установки 15первого основного и вспомогательноготриггеров соединены с входом установи. триггера цикла, прямой и инверсный выходы вспомогательного триггера соединены с соответствующим выходом триггера цикла, в каждый разряд распределителя введены первый и второй триггеры разрешения, первый и второй триггеры памяти, второй, тре тий четвертый, пятый, шестой, седьмой, восьмой элементы И, третий, четвертый, пятый, шестой, седьмой элементы ИЛИ, первый и второй элементы И-ИЛИ; кроме того, в распределитель введены первый и второй выходные элементы ИЛИ, первый и второй триггеры направления, первый н второй отдельные элементы И-ИЛИ, лер" вый и второй отдельные элементы ИЛИ, первый и второй отдельные элементы И, шина выбора направления. опроса, . айна включения непосредственного доступа, шина синхронизации,а в триг- гер цикла введен второй основной триггер в каждом из Ц разрядов распредеРлителя информационный вход триггера распределителя соединен с выходом седьмого элемента ИЛИпервый вход которого соединен с выходом первого элемента И и с первым входом третьего элемента ИЛИ, второй вход седьмого элемента ИЛИ соединен с выходом второго элемента И и с вторым входом третьего элемента ИЛИ, третий вход седьмого элемента ИЛИ соединен с выходом пятого элемента И и с первым входом шестого элемента ИЛИ, четвертый вход седьмого элемента ИЛИ соединен с выходом шестого элемента И и с вторым входом шестого элемента ИЛИ, выход первого триггера разрешения соединен с первым, вторым входами запрета первого элемента И-ИЛИ и с третьим входом третьего элемен" та ИЛИ, выход второго триггера разрешения соединен с первым, вторым входами запрета второго элемента ИИЛИ и с третьим входом шестого элемента ИЛИ, информационный вход первого триггера разрешения соединен с выходом третьего элемента И, информационный вход второго триггера разрешения соединен с выходом седьмого элемента И, выход третьего элемента ИЛИ соединен с первым входом третьего элемента И, выход шестого элемента ИЛИ соединен с первым входом седьмого элемента И, выход четвертого элемента И соединен с вторым входом запрета третьего элемента И, выход восьмого элемента И соединен с вторим входом запрета седьмого элемента И, третьи входы запрета третьего и седьмого элементов,И соединены с шиной останова-запуска этого же разряда, выход первого элемента ИЛИ соединен с первым входом запрета первого элемента И, выход второго элемента ИЛИ соединен с первым входом запрета второго элемента И, выход четвертого элементаИЛИ соединен с первым входом запретапятого элемента И, выход пятого элемента ИЛИ соединен с первым входом запрета шестого элемента И, информационные входы первого и второго. триггеров памяти соединены с третьими входами первого и второго элементов И-ИЛИ и с шиной управления этого же разряда,. выход первого триггера памяти соединен с четвертым входом первого элемента И"ИЛИ, выход второго триггера памяти.соединен с четвертым входом второго элемента И-ИЛИ, выход первого элемента И-ИЛИ соединен с вторыми входами первого и второго элементов И-ИЛИ,выход второго элемента И-ИЛИ соединен с вторыми входами пятого и шестого элементов И, входы первого элемента ИЛИ каждого разряда соединеныкаждый со своим выходами первых элементов И-ИЛИ всех разрядов, имеющих номер меньшего данного разряда, входы второго элемента ИЛИ каждого разряда соединены-каждый со своим выходами первых элементов И-ИЛИ всех разрядов, имеющих номер больше данного разряда, входы четвертого эле,мента ИЛИ каждого разряда соединены каждый со своим выходами вторьпс элементов И-ИЛИ всех разрядов, имеющих номер меньше данного разряда, входы пятого элемента ИЛИ каждого разряда соединены каждый со своимвыходами вторых элементов И-ИЛИ всех разрядов, имеющих номер больше данного разряда, входы первого выходного элемента ИЛИ соединены каждый со своим выходами первых элементов И-ИЛИ всех разрядов, входы второговыходного элемента ИЛИ соединены каждый со своим выходами вторых элементов И-ИЛИ всех разрядов, выход первого выходного элемента ИЛИ соединен с первым управляющим входом триггера цикла, с первым входом запрета первого отдельного элемента ИЛИ и с первым входом запрета первого отдельного элемента И, выход ,второго выходного элемента ИЛИ соединен с вторым управляющим входомтриггера цикла, с первым входом запрета второго отдельного элементаЯЛИ и с первым входом запрета второго отдельного элемента И, прямойвыход триггера цикла соединен с вторым входом первого отдельного элемента ИЛИ, с вторым входом второгоотдельного элемента И и с шиной сии 10 хронизации, инверсный выход триггера цикла соединен с вторым входомвторого отдельного элемента ИЛИ ис вторым входом первого отдельногоэлемента И, выход первого отдельно го элемента ИЛИ соединен с третьимивходами пятого, шестого элементовИ всех разрядов, с первыми входамичетвертых элементов И всех разрядов и с первыми входами за, прета восьмых элементов И всехразрядов, выход второго отдельного элемента ИЛИ соединен с третьимн входами первого, второго элементов И всех разрядов, с вторыми входа ми запрета четвертых элементов И всехразрядов и с вторыми входами восьмыхэлементов И всех разрядов, выходпервого отдельного элемента И соединен с Ч -входами первых триггеровпамяти всех разрядов, с четвертымивходами запрета третьих элементов Ивсех разрядов и сЧ -входом первоготриггера направления, выход второгоотдельного элемента И соединен сЧвходами вторых триггеров памяти всехразрядов, с четвертыми входами запрета седьмых элементов И всех разрядови с Ч -входом второго триггера направления, выход первого отдельного элемента И-ИЛИ соединен с четвертыми 40входами первых элементов И всех разрядов и с четвертыми входами запретавторых элементов И всех разрядов, выход второго отдельного элемента И-ИЛИсоединен с четвертыми входами пятых 45элементов И всех разрядов н с четвертымн входами запрета шестых элементов И всех разрядов, первые входы первого, второго отдельных элементов И-ИЛИ соединены с информационными входами первого, второго триггеров направления и с шиной выборанаправления опроса, второй вход первого отдельного элемента И-ИЛИ соединен с выходом первого триггера на правления, второй вход второго отдельного элемента И-ИЛИ соединен свыходом второго триггера направлениятретьи прямые входы и четвертые вхо 10517 Оды запрета первого и второго отдель.ных элементов И-ИЛИ соединены с пятыми прямыми входами,с шестыми входами запрета первого и второго элементов И-ИЛИ всех разрядов, с входом 5переключения триггера цикла и с шиной включения непосредственного доступа, тактовые входы первого, второго триггеров разрешения всех раэрядов, первого, второго триггеров дама Оти всех разрядов, первого, второготриггеров направления соединены стактовой шиной, входы установки первого, второго триггеров разрешениявсех разрядов, первого, второго 15триггеров памяти всех разрядов итриггера цикла соединены с винойустановки, второй и третий тактирующие входы первого основного триггера соединены с вторым тактирующим входом вспомогательного тригге"ра и с выходом .инвертора, третийтактирующий вход вспомогательноготриггера и четвертый тактирующийвход запрета вспомогательного триг" 25гера соединены с входом переключения триггера цикла, второй информационный вход вспомогательного триггера соединен с выходом второго основного триггера, первый, второй,третий тактирующие входы второго ос"новного триггера соединены с тактовым входом триггера цикла, первыеинформационные входы первого и второго основных триггеров соединены с35. четвертыми тактирующими входами первого и второго основных триггеров,с пятыми тактирующими входами запрета первого и второго основных триггеров и с первым управляющим входомтриггера цикла, вторые информационные входы первого и второго основных триггеров соединены с их шестыми тактирующим входами, с их седьмыми тактирующими входами запрета и45со вторым управляющим входом триггера цикла, третьи и четвертые информационные входы первого и второгоосновных триггеров соединены соответственно с прямым и инверсным выходами триггера цикла, вход установки второго основного триггера соединен с входом установки триггерацикла,На фиг. 1 представлена функциональ 55 ная схема и"-разрядного распределителя, составленной из-разрядных отдельных блоков опроса; на фиг.функциональная схема-разрядного отдельного блока опроса; на фиг.З- функциональная схема поразрядного блока распределителя; на фиг, 4- схема триггера цикла.Распределитель имеет-разрядов и может быть составлен иэ М и 1 -разрядных отдельных блоков 1 опроса или же выполнен в виде отдельного блока 1 опроса, Разряды пронумерованы сле" ва направо, иа фиг.1 нумерация по индексу К, на фиг,2 - по индексу. Распределитель содержит й шин 2 управления, й вин 3 останова-запуска, 1-выходных шин 4, шину 5 выбора направления опроса, шину 6 включения непосредственного доступа, шину 7 синхронизации, тактовую вину 8, ши" иу 9 установки. Распределитель имеет в своем составе две одинаковые цепи опроса, условно обозначенные Х и У.Отдельный блок 1 опроса содержит 1 поразрядных блоков 10 распределителя, по одному для каждого разряда, триггер 11 цикла, первый отдельный элемент И 12, второй отдельный элемент И 13, первый отдельный элемент ИЛИ 14, второй отдельный элемент ИЛИ 15, первый выходной элемент ИЛИ 16, третий выходной элемент ИЛИ 17, второй выходной элемент ИЛИ 18, четвертый выходной элемент ИЛИ 19, первый триггер 20 направления, второй триггер 21 направления, первый отдельный элемент И-ИЛИ 22, второй отдельный элемент И-ИЛИ 23. Отдельный блок 1 опроса имеет для каждого разряда входы 24 кода управления, входа 25 останова" запуска, выходы 26 разрядов распределителя, кроме того, входы 27 и 28 запрета цепи Х, входы 29 н 30 запрета цепи У, выходы 31 и 32 запре-, та цепи Х, входы 33 и 34 запрета цепи У, вход 35 выбора направления опроса, вход 36 включения непосредственного доступа, выход 37 цикла, тактовый вход 38, вход 39 установки, второй управляющий вход 40 для включения пепи Х) первый управляющий вход 41 (для включения цепи У) и содержит первый комплект 42 поразрядных шин запрета цепи Х, второй комплект 43 поразрядных шин за" прета цепи УПоразрядный блок О распределителя содержит тактируемый триггер 44 распределителя, седьмой элемент ИЛИ 45. В состав поразрядного блока 10распределителя для цепи Х входят первый триггер 46 разрешения, первыйтриггер 47 памяти, первый элементИ-ИЛИ 48 первый элемент ИЛИ 49, второй элемент ИЛИ 50, третий элемент ИЛИ 51, первый элемент И 52второй элемент И 53, третий элемент И 54, четвертый элемент И 55,"для цепи У входят второй триггер 56разрешения, второй триггер 57 памя Оти, второй элемент И-ИЛИ 58, четвертый элемент ИЛИ 59, пятый элементИЛИ 60, шестой элемент ИЛИ 61, пятый элемент И 62; гестой элемент И 63,седьмой элемент И 64, восьмой элемент И 65. Поразрядный блок 10 распределителя имеет вход 66 кода управления, вход 67 останова-запуска,выход 68 разряда распределителя, вход69 включения непосредственного доступа, тактовый вход 70, вход 71 установки, для цепи Х имеет входы 72и 73 запрета, комплекты 74 и 75 входов поразрядного запрета прямого иобратного направлений, вход 76 выбора направления опроса цепи Х, вход77 включения цепи Х, первый вход 78разрешения записи, первый выход 79поразрядного запретадля пепи У имеет входы 80 и 81 запрета, комплекты82 и 83 входов поразрядного запретапрямого и обратного направлений,вход 84 выбора направления опроса цепи У вход 85 включения цепи У, второй вход 86 разрешения записи, второй выход 87 поразрядного запрета.Триггер 1 цикла Лиг,4) имеет прямой выход 88, инверсный выход 89,тактовый вход 90, вход 91 установки,второй управляющий вход 92, первыйуправляющий вход 93, вход 94 перек- флючения и содержит первый основнойтриггер 95, второй основной триггер96, вспомогательный триггер 97, инвертор 98. Первый 95 и второй 96 основные триггеры одинаковы, каждый 45из них имеет выход 99, первый тактирующий вход 100, второй тактирующий вход 101, третий тактирующийвход 102, четвертый тактирующий вход103, пятый тактирующий вход 104 запрета, шестой тактирующий вход 105,седьмой тактирующий вход 106 запрета, первый инАормационный вход 107,второй информационный вход 108,Распределитель работает следующим 51 образом,Составляется произвольная программа опроса, Под произвольной прог раммой опроса понимается программа, имеющая любую очередность опроса раз-. рядов, любую повторяемость опроса каждого разряда и любую длительность. Например, в распределителе с И -8 разрядов нужно образовать программу:6,8,3, 1,8,6,4,2, 1, 1,3,85,4), имеющую длительность Т 14 тактов, Эта программа разбивается на отрезки, в которых номера разрядов или возрастают или убывают. Например, 6,8 -3,1- 8, 6, 4, 2, 1 - 1, 3, 8, - 5, 4. Могут быть и другие варианты разбиения, например, 6 -8, 3, 1- 8, 6, 4, 2, 1-, 1, 3 - 8, 5, 4, Отрезок, состоящий из одного разряда может относиться как к возрастающим, так и к убывающим. Отрезки с возрастанием и с убыванием номера разряда располагаются друг относительно друга в произвольном порядке. Допустим, что есть возможность производить выборочный опрос указанных в отрезке разрядов, если номера разрядов только возрастают (прямое направление опроса) или только убывают (обратное направление опросф а в каждом отрезке любой разряд может быть записан только один раз. Каждому отрезку соответствует код управления с единицами разрешениядля разрядов, укаэанных в отрезках, Для образования произвольной программы нужно в конце опроса каждого отрезка изменять код управ ления, причем при смене должно быть определено направление опроса следующего кода управления. Для этого необходим разряд выбора направления опроса, С целью обеспечения непрерывного опроса без пропуска такта с минимальным временем переключения. при смене кодов управления в распределителе используются две одинаковые цепи опроса, условно обозначенные Х и У, каждая из которых может производить опрос кода управления в прямом и обратном направлении, В каждом разряде для целей Х и У предусмотрены триггеры 46, 56 разрешениясоответственно, Триггеры 46, 56 разрешения осуществляют выдачу разрешения на Аормирование сигналов поразрядного запрета при триггере разрешения в состоянии ноль, блокиров-: ку Аормирования сигнала поразрядного запрета в опрошенных разрядах при триггере разрешения в состоянии единица. Для любого разряда обеих цепей Х и У прямого и обратного направлений опроса выполняются условия,наличие хотя бы одного сигнала поразрядного запрета в предыдущих к данному разрядах, что запрещает включение данного разряда и отсутствие сигналов поразрядного запрета в предыдущих к данному . разрядах разрешает включение данного разряда, если в коде управления данногоразряда есть единица, а триггер разрешения находится в состоянии ноль,т.е. этот разряд еще не бып опрошен;включение триггера разрешения данного разряда в единицу, блокировка,производится одновременно с вю;ючением в единицу триггера распределителя 44 этого же разряда.Использование триггеров разрешения дает возможность выборочногоповторного опроса любого разряда в 20 . любом месте программы, после чегопрограмма продолжается с того места,где была прервана. В режиме с непосредственным доступом становится возможным внеочередной опрос, оперативно включаемых пропущенных разрядов кода управления.Работа цепей опроса Х и У производится попеременно, а выбор направления опроса определяется значениемразряда направления опроса шины 5,если оно равно. единице, то направление опроса прямое, если нулю, то обратное.При включенной цепи Х триггер 1135цикла находится в состоянии ноль,значение сигнала включения цепи Х навходе элемента ИЛИ 15 "1" и подаетсяна входы 77 поразрядных блоков 10всех разрядов. Значение сигнала цепи У на входе элемента ИЛИ 14 в это вре 40мя "0" и подается на входы 85 поразрядных блоков 10, Код управления подается на шины 2 и для цепи Х при работе с памятью кода управления записывается в триггеры 47 памяти, либо.45 при работе с непосредственным доступом подается непосредственно наэлементы 48 И-ИЛИ. Если сигнал на шине 6 равен единипе, то включены режим с памятью кода управления, если сигнал шины 6 равен нулю, то включен режим с непосвелственным доступом.- .При работе с памятью код управления не может быть изменен в процессе опроса, при непосредственном доступе 55 изменение кода управления влияет на работу цепи в процессе опроса. При включенном режиме с памятью кода управления н триггерах 47 памяти, Навыходах элементов 48 И-ИЛИ формируются сигналы поразрядного запрета,где сигнал данного разряда образуется, если значение триггера разрешения данного разряда ноль, а в кодеуправления данного разряда есть единица, в остальных случаях сигнал поразрядного запрета данного разрядане образуется. С выходов элементов48 И-ИЛИ они подаются на входы элементов И 52 и 53 соответствующихразрядов, для которых являются разрешающими, и в комплект поразрядныхшин 42 запрета. Для обеспечения запрета опроса данного разряда, принеопрошенных предыдущих разрядах,в цепи Х предназначаются элементыИЛИ 49 и 50, соответственно для прямого и обратного направлений опроса.На входы элемента ИЛИ 49 подаютсясигналы поразрядного запрета с выходов 79 поразрядных блоков 10 всехпредыдущих разрядов, На выходе элемента ИЛИ 49 при наличии хотя быодного неопрошенного предыдущего разряда образуется сигнал запрета, подаваемый на вход запрета элемента И 52Как только все предыдущие данномуразряды будут опрошены на всех входахэлемента ИЛИ 49 будут нули, на еговыходе также появится ноль, а на выходе элемента И 52 данного разряда; появится единица при напичии сигнала, поразрядного запрета на выходе элемента И-ИЛИ 48 данного разряда и еди-ницы на входе 76 направления опроса блока 1 О, С выхода элемента И 52единица поступает через элементИЛИ 45 на информационный вход триггера 44 распределителя и, при отсутствии сигнала останова-запускашины 3, через элемент И 51 на информационный вход триггера 46 разрешения этого же разряда. Триггер46 разрешения имеет цепь памяти единицы через элементы ИЛИ 51 и И 54.Очередным тактом шины 8 триггеры44 и 46 разрешенного разряда уста-.навливаются в единичные состояния,на информационном входе триггера 46будет единица, передаваемая по цепипамяти через элемент ИЛИ 51, а наинформационном входе триггера 44 возникнет. ноль, так как на выходе элемента И-ИЛИ 48 этого разряда призначении триггера разрешения равномединице возникает ноль, который подается на элементы И 52 и 53,Следующим тактом шины 8 включится очередной разрешенный разряд, триг-, гер 44 данного разряда установится в ноль, а триггер 46 разрешения данного разряда останется в состоянии памяти 5 единицы, в котором он будет находиться до момента переключения цепей или до момента подачи сигнала на шину останова-запуска 3, При опросе цепи Х в обратном направлении вместо элемента И 52 подключен элемент И 53, а вместо элемента ИЛИ 46 эле мент ИЛИ 50, формирующий суммарный запрет от всех разрядов справа.5Опрос пепи У в прямом и обратном направленйях производится аналогично опросу цепи Х. При опросе цепи Х в прямом направлении в режиме памяти кода управления, который записан в 20 триггерах 47 памяти, в триггерах 57 памяти записан следующий код управления, который будет опрашиваться при работе цепи У. В триггере 20 записана единица, в триггере 21 записа но значение, соответствующее направлению опроса следующего кода управления для цепи У, При опросе цепи Х состояние триггера 11 цикла равно нулю, при опросе цепи У - единице. : 30 Окончание опроса цепи Х фиксируется элементами ИЛИ 16 и 17, имеющими выходы 31 и 32. В распределителе сигналы конца опроса на выходах 31 блока1,К) и 32 блока 1 1)появляются одновременно. На входы элементов ИЛИ 1 Ь, 17 отдельного блока 1 опроса подаются сигналы поразрядного запрета с выходов 79 блоков 10 всех разрядов, в чем и заключается 40 их сходство. Различие состоит в том, что на один из входов элементов ИЛИ 16 и 17 подается сигнал запрета с входов последовательной передачи запрета соответственно в прямом 27 и обратном 28 направлениях. Если после очередного такта на выходах 31 блока 1 (К) и 32 блока 1 (1) появятся нули, то этот ноль поступит на входы 41 всех отдельных бло 50 ков опроса 1, т.е. на управляющие входы 93 триггера 11 никла, Триггер 1 цикла в режиме с памятью кода управления работает от +) фронта такта шины 8 как и все остальные триггеры. Триггер 11 цикла подготов лен к переключению в состояние единица. На выходе элемента ИЛИ 14 по.является сигнал , который подается на входы 85 поразрядных блоков Ои подключает непь У. В данном тактовоминтервале оказываются подключенными обе цепи Х и У, но отключаемая цепь Х уже опрошена и не влияетна информационные входы триггеров 44.Поэтому фактически оказывается подключенной только цепь У, а направление ее опроса выбирается ее состоянием триггера 21, подаваемого навходы 84 блока 10. В этом же тактовом интервале на выходе элементаИ 12 образуется сигнал ".1", которыйподается на Ч -входы триггера 20 итриггеров 47 памяти цепи Х. Следующим тактом разрешена запись в указанные триггеры указателя направленияопроса и кода управления, Одновременно с этим сигнал "1" подается на одиниз входов запрета элемента И 54 всехразрядов, отчего на информационныхвходах триггеров 46 разрешения устанавливаются нули. Во время опросацепи Х триггера 56 цепи У всех разрядов находятся в состоянии ноль,поэтому на выходах элементов И-ИЛИ 58постоянно присутствуют поразрядныесигналы запрета, цепь У находится всостоянии ожидания. После приходасигнала с выхода элемента ИЛИ 14на входы 85 блоков 1 О, в первом разрешенном разряде цепи У выход элемента И 62 либо элемента И 63 подключается к информационному входу триггеров 44, 56 и на них возникает еди-.ница, Следующим тактом происходитвключение первого разрешенного разряда цепи У, переходят в единицу триг.геры 44, 56 этого разряда, устанавливаются в ноль триггеры 46 разрешения цепи Х всех разрядов. В триггеры 47 памяти записывается состояниеследующего кода управления,а в триггер 20 записывается состояние направления его опроса. Триггер 11 циклаизменяет состояние иэ нуля в единицу,вследствие чего на выходах элементов ИЛИ 15 и И 12 появляются нули, навыходах элементов И 55 всех разрядов появляются единицы, подтверждающие нули на информационных входахтриггеров 46 разрешения. На выходахэлементов И-ИЛИ 48 образуются сигналыпоразрядного запрета в соответствиис вновь записанным кодом управления. Во время работы цеги У цепь Хбудет находиться в состоянии ожидания до тех пор, пока на выходах 33блока 1 (ЗК) и 34 блока 1 (1 не по