Система для выполнения команд десятичной арифметики табличным способом

СООЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН ЬО ГОСУДАРСТВЕНН ПО ДЕЛАМ ИЗО ОМИТЕТ СССР ИЙ И (ЛНРЫТИ РЕТЕНИ ИЭОБ ОЙДЕТ ЕЛЬСТВПИСАНИ 1 ею н АВТОРСНО шими разрядройства мя соединены(71) Ленинградский ордена Ленинаполитехнический институт им. М.И.Каелинина.(56) 1. "Патент США ее 3001710,кл. 235160, опублик. 1961.2. Авторское свидетельство СССРВ -826422, кл. 6 11 С 15/90, 1979(54)(57) 1. СИСТЕМА ДЛЯ ВЫПОЛНЕНЩкОМАБД ДесЯтичнОЙ АРиФметики тАБличтНЫМ СПОСОБОМ; содержащая регистркоманд, счетчик команд, мультиплексор кода адреса, два коммутатора иблок микропрограммного управления,первый выход регистра команд соединен с первым входом блока микропрограммного управления, выход кото.-:рого соединен с управляющими входами.регистра команд соединены с первыми вторым информационными входамимультиплексора адресных кодов соответственно, третий информационныйвход которого соединен с выходомсчетчика комайд, о т л и ч а ющ а я с я тем, что, с целью увелйченйя производительности, она содержит устройство хранения и преобразованин информации, адресный вход которого соединен с выходом мульти-.плексора адресных кодов, управляющий вход - с выходом блока микропрограммного управления, первыйвыход - с вторым входом блока микропрограммного управления, второй выход - с информационными входами регистра" команд, счетчика команд,с первыми информационными входамипервого и второго коммутаторов и является выходом системы, выходыпервого и второго коммутаторов соединены соответственно с первым ивторым информационными входами устройства хранения и преобразованияинформации, вторые информационныевходы первого и второго коммутаторов являются первым входом системычетвертый информационный вход мультиплексора адресных кодов соединенс выходом блока микропрограммногоуправления, а пятый информационныйвход является вторым входом систе 2. Система по п. 1, о т л и ч а ю щ а я с я тем, что устройство хранения и преобразования информации содержит блок выявления нуля и г блоков хранения и преобразования информации, каждый из которых содержит четыре одноразрядных блока хранения и преобразования информации, коммутатор адресных ко-. дов и одноразрядный регистр, причем управляющие входы каждого одноразрядного блока хранения и преобразо-, вания информации каждого блока храНения и преобразования информации соединены с управляющим входом устройства и с управляющими входами регистра и коммутатора адресных кодов каждого блока хранения и преобразования информации, выход регистра каждого блока хранения и преобразования информации соединен с первым информационным входом соответствующего коммутатора адресных кодов и с первым выходом каждого одноразрядного блока хранения и преобразо-. вания информации соответствующего блока хранения и преобразования информации, адресный вход которого соединен с выходом соответствующего коммутатора адресных кодов и со старами адресного входа устадшие разряды которогос вторым информационнымО Ся:Ч:ООО 84 Л 308 О ф 04 В 3=ЮООООО 65 ций: при хр(:33=0,ф Г(х, х) х. хпри Х 7 з 3= 1 Я 6 (х 4 хз)=х фх.Таким образом, таблицы в выделенных. ячейках накопителя 0-73 позволяют выполнять шесть двухместных,одну трехместнуюпоразрядные логические функции, а также три вида преобразований,связанных среалиэацией десятичной арифметики.С учетом приведенного распределения ячеек 0-73 накопителя можно 10определить коды Хгиг 1, которыенеобходимо подавать на вход 2 привыполнении различных преобразований( фиг. 2), При всех преобразованияхХ ГМ:81=00. Для семи. младшихразрядов кода ХВ получим:1 од Х 1.7 г Я, Преобразование00 5 Г 1 (Р 5 100101 Ф 1( хх )001101. П, -Р,(Р,Б)0111001111 . х,х )1 О,М "Р (О 51 З)Прочерками отмечены разрядй кодаХ на входе 2 устройства 1, которыене участвуют в формировании кодаадреса, ЗначЕния этих разрядов могуФбыть любыми, в частности равными нулю.Рассмотрим работу устройства в5-и режиме,Аргументы, над которыми произ"водятся преобразования, находятся;Зд - в регистре 77 (фиг. 3), Рв регистре 67 (фиг. 2) соответствующем (-му блоку 52, =1,г..старшие (л)разряды которого 3 фигб 3соответствуют адресу сегмента накопителя из 32-х ячеек, в котором записана таблица реализуемой пятимест.ной логической функции Г, Р или Р45в соответствии с приведенным вышеразмещением таблиц, Эти разряды кодаХ поступают на старшие(лразрядавхода 54 ( Х Цмг 61=Х;ДУгг:бД)Младшие пять разрядов кода Хна адресном входе блока 53 соответствуют аргументам реализуемых пятиМЕСТНЫХ ЛОГИЧЕСКИХ ФУНКЦИЙ. Оии Пботупают через коммутаторы 63 адресныхкодов независимо в каждом из г 55блоков 52 г четыре - с выходов 59блока 53 и пятыйс выхода регистра 67.Уйрайляющйй код О ГВ г 11 соответствует 3-му режиму работы блока 53( Фиг, З)г Результат реализованной Функции с выходов 76 через коммутатор 83 информации записывается в регистр 78.Рассмотрим работу устройства при выполнении команды суммирования чисел в двоично-.десятичной системе счисленияФормат команды содержит три поля, которым соответствуют три выхода 11 12 и 13 регистра 8 команд ( фиг. 1) со следующим назначениемг 11 - код операции, 12 - код адреса 1-го опе ранда, 13 - код адреса 2-го операнда И результата.При выполнении микрокоманды выборки очередной команды, как и в известных устройствах, код команды считывается из устройства 1 по адресу из счетчика 14 команд и записывается в регистр 8 команд, код операции с выхода 11 поступает на: вход 32 блока 32 микропрограммного управления и записывается в счетчик 33 микрокоманд, определяя адрес 1-й микрокоманды соответствующей микропрограммы.Одноразрядный блок 53.хранения и преобразования информацин может работать в следующих режимах (Фиг.З)1, Хранение информации.При этом :ц 2 г 1( "001=0 У= О, Выход 76 одноразрядного узла 72 памяти при этом имеет большое сопротивление.2. Запись кода, поступающего на выход 61, в регистр 78 без сдвига, со сдвигом на один разряд влево или со сдвигом на один разряд вправо. При этом Ор= 1 и соответственно 0949 г 32,=00,8412 г 13 =01 и 08 Д 2 г Ц =10.3. Чтение из одноразрядного блока 72 памяти по адресу, подаваемому на вход 54. При этом9= о, о 9 = о, 0.74 ( 2 г 13 = о 1и соответственноХ 5 лг 13=А=ХбЯЛг 13 г 376 61"(ФСчитанный код У 6 Может быть записан в регистр 77 1.69,1 = 1), в регистр 78 без сдвига, со сдвигом влево или вправо (режим 2), передан в другие блоки устройства через вывод 61. 4. Запись кода из регистра 78(числа) в узел 72 памяти по адресу,подаваемому на .вход 54. При этом Од 1 =О, и О, у 1 2 г 1.1=11и соответственноХ 7 иг 13 =А=Хфйг 13с Н (А. =худ = У 7 р5. Выполнение двухместной логической Функции табличным способом.При этом Ор = 1,И.рд =ОЦ; =01, ц 84 =00О р =1. На вход 54 поступае гкод,(р) старшихразрядов которогосоответствуют адресу сегмента накопителя узла 72 памяти, содержащего4 ячейки, в которых записана таблица реализуемой логической функции,число таких сегментов может быть вы18 17 1027731 е 4 ВФЮ Юеюв ааааа Е5 ОООО 6 0111 1000 0010 делено соответственно требуемому числу двухместных логических функций. Аргументы записаны в регистры 77 и 78, Аргументы могут битв считаны из узла 72 памяти и записаны в регистры 77 и 78 в режиме 3, 5 Младшие два разряда кода Хуу адреса поступают через коммутатор 85 с выходов регистров 78 и 77Х 7 С 2 г 1 Э. М 1 У ф У- ,ХСю) 33 фф Хфю) 33 ОТакйм образом, код Хбяопределяет выбор сегмента из четырех ячеек с требуемой таблицей, а выбор ячейки в сегменте осуществляется комбинаци ей 2-х аргументов.)6 Щ, Результат 5 реализуемой функции, считанный иэ узла 72, появляется на выходе 76 и . далее через коммутатор 83 записывается в регистр 78.6. Выполнение трехместной логической функции табличным способом. , При этом 9 у 1, Ор 1, ИуФ 01 : 0 р. 00,08 1. На вход 54 посту 1" 1 Т" о о опает код Х, 1 юстарших разряде которого соответствует адресусегмента из 8-мн ячеек узла 72 памяти, в котором записана таблицареализуемой трехместной логическойфункции. При этом код адреса Х Форммнруетси следующим образом) Х)уф:11=ХСе:Ифх фЧ фМНа вхоД 56 поступает перекос из предыдущего разряда (фиг. 2. В ре гистрах 77 и 78 записаны два аргумента Режим 6 исполъэуется при сум мировании, при этом реализуется трехместная логическая функция вычисления суюв:.Ъ ЪЕт ЕффубРезультатзаписываВйся в регистр . 78.Таким образом, предлагаемое уст ройство позволяет повысить производительность работы.Таблица 11027731 19ЬщГраничные адресасегментаВ ав а 20 Таблица 2 Накопители Название таблиц Таблица корректировки результата двоичного оуммиРованиЯ Ь(Р 4, 5 в) 0а 0000000 00010011 0 190ф в 0010100 0в е е0010111 20 23 Таблица первой двухместной логической функцииФ (хх). Таблица трехместной логической функции для сложения двУх двоичных чисел с использованием схемы сквозного переноса 9(Р.х 4 к ) О.;0011000 Ое0011111 24 31 32 0е 0100000 51 00110011 Таблица получения дополнительных переносов 11.при десятичном сщикении Пф(Р 4 , Яв ев ююю ююю тю ююю юав ютве т в ее та Таблицы второй,. третьей и четвертой логических функций 1. (;):х ), Ф (х,х ), 1 (к, х ) 52 О.0110100 630;,0111111 64 01000000 Таблица получения обратного десятичного кода73 О 1001001Р (О, Ь)В авве ю ют а тВ теев а тютю юЮ ав Веаат юютвевюееююч 74 01001010 Программы и данные ОЗУ( 2- 11 11111111 юВ таЕВВ тю ю ае юютюю1027731 Составитель Г.ПонТехред М.Еостик а П дакт Подпискомитета СССРоткрытийкая наб д. 4/5 ПП фПатентф, г. ужгород, ул. П я, 4 Заказ 5522 ВНИИП по 113035, Тираж 706.осуаарственногоам изобретенийосква, Ж, Раушс орректорЛ. Зимокосовходом коммутатора адресных кодов каждого блока хранения и преобразования информации, второй выход каж.- дого одноразрядного блока хранения и преобразования информации, кроме последнего, каждого блока хранения и преобразования информации соединен с первым информационным входом последующего одноразрядного блока хранения и преобразования информации, второй выход последнего одноразрядного блока хранения и преобразования информации каждого блока хранения и преобразования информации, кроме последнего, соединен с информационным входом:соответствующего регистра и с первым информационным входом первого одноразрядного блока хранения и преобразова-, ния информации последующего блока хранения и преобразования информации, второй выход последнего одноразрядного блока хранения и преоб разования информации последнего блока хранения и преобразования информации соединен с первым информационным входом первого одноразрядного блока хранения и преобразования информации первого блока хранения и преобразования информации и е инфор мационным входом соответствующего регистра, .второй информационный вход первого одноразрядного блока хранения и преобразования информации пер вого блока. хранения и преобразования информации соединен с первым информационным входом устройства, третий выход каждого одноразрядного блока хранения и преобразования информации каждого блока хранения и преобразования информации соединен с входом блока выявления нуля, выход которого является первым выходом устройства, , четвертый выход каждого одноразряд-., ного блока хранения и преобразования информации каждого блока хранения и преобразования информации, кроме ;последнего, соединен с вторым информационным входом первого одноразрядного. блока хранения и преобразования информации последующегоблока хранения и преобразования информации и соединен с вторым выходом устройства, тре.тий информационный вход йервого одноразрядного блока хранения и преобразования информации соединен с чегвертым выходом второго и вторым информационным входом третьего одно-., разрядного блока хранения и преобра зования информации, второй информационный вход :второго одноразрядного блока хранения и преобразо вания информации соединен с четвертым выходом первого одноразрядного блока хранения и преобразования ин" формации, третий информационный вход второго одноразрядного блока хранения и преобразования информации сое динен с четвертым выходом третьегои вторым информационным входом четвертого одноразрядного блока хранения и преобразования информации,третий информационный вход третьего одноразрядноГо блока храненияи преобразования информации соединен с четвертым выходом четвертогоодноразрядного блока хранения ипреобразования информации, третийинформационный вход четвертого одноразрядного блока хранения и преобразования информации каждого блока хранения и преобразования инФормации, кроме последнего, соединенс четвертйм выходом первого одноразрядного блока хранения и преобразования информации последующегоблока хранения и преобразованияинформации, третий инФормационныйвход четвертого одноразрядного блокахранения и преобразования информации последнего блока хранения ипреобразования информации соединен свторым информационным входом устройства. 3. Система по пп. 1 и 2, о т л и ч а ю щ а я с я тем, что каждый одноразрядный блок хранения и преобразования информации содержит узел памяти, два регистра, коммутатор информации, первый и второй коммутаторы адреса и узел выявления переноса, причем управляющие входы узла памяти, регистров, коммута: торов информации и адреса соединены с управляющим входом блока, адресный вход блока соединен с первыми информационными входами первого и второго коммутаторов адреса, а адресным входом узла памяти и с выхо" ами первого и второго коммутаторов адреса, вторОй информационный вход первого коммутатора адреса соединен с выходами первого и второго регист-., , ровинформационным входом узла памяти, первым и вторым входами узла вы.явления переноса, первым и третьим выходами блока, второй информационный вход второго коммутатора адреса соединен с третьим входом узла выявленияпереноса и первым информационным входом блока, выход узла выявления переноса соединен с вторым выходом блока, Выход узла памяти соединен с информационным входом второго регистра, первым информационным входом коммутатора инФормации и четвертым выходом блока, второй и третий информационные входы коммутатора информации соединены соответственно с вторым и третьим информационными входами блока, выход коммутатора информации соединен с информационным входом первого регистра, выход второго регистра соединен с первым выходом блока..преобразование цифровой информации 5организовано на базе матриц магнитных сердечников 13,Недостатком устройства являетсясравнительно низкйе технологичность,надежность и быстродействие вслед Оствие невозможности применения в нихполупроводниковых больших интегральных схем, отличающихся наиболее вы-.сокой технологичностью, быстродействием и сравнительно малой стои- . 15мостью.Известно устройство, в которомхранение оперативной информации ипреобразование с помощью таблицосуществляется на базе единого накопителя полупроводниковых запоминающих блоков 23.Недостатком известного устройстваявляется то, что оно может выполнять арифметические операции тольков двоичйой системе счисления, чтосущественно снижает производительность при обработке информации,представленной в двоично-.десятичнойсистеме счисления.Цель изобретения - увеличениепроизводительности устройства.Поставленная цель достигается тем,что в систему, содержащую регистркоманд, счетчик команд, мультиплексор кода адреса, два коммутатора и З 5блок микропрограммного управления,.первый выход регистра команд соединен с первым входом блока микропро- .граммного управления, выход которогосоединен с управляющими входами муль типлексора кода адреса, регистракоманд, счетчика команд и двух коммутаторов, второй и третий выходырегистра команд соединены с первыми вторым информационными входамимультиплейсора адресных кодов соответственно, первый информационныйвход которого соединен с выходомсчетчика, команд, содержит устройство хранения и преобразования информации, адресный вход устройствахранения и преобразования информации соединен с выходом мультиплексора адресных кодов, управляющий вход -с выходом блока микропрограммногоуправления, первый выход - с вторымвходом блока микропрограммного управления, второй выход - с инфор,мационными входами регистра команд,счетчика команд, с первыми информационными входами первого и второго 60коммутаторов и является выходом система, выходы первого и второго коммутаторов соединены соответственно спервьм и вторым информационнымивходами устройства хранения и пре образования информации, вторые ин Формационные входы первого и второго коммутаторов являются первым входом; системы, четвертый информационный вход мультиплексора адресных кодов соединен с выходом блока микропро-, граммного управления а пятый информационный вход является вторым входом системы.кроме того, устройство хранения и преобразования информации содержит блок выявления нуля и г блоков хранения и преобразования информации, каждый из которых содержит четы.- ре одноразрядных блока хранения и преобразования информации, коммутатор адресных кодов и одноразрядный регистр,причем управляющие входы каждого одноразрядного блока хранения и преобразования информации каждого блока хранения и преобразования информации соединены с управляющим входом устройства, и с управляющими входами регистра и ком," мутатора адресных кодов каждого. блока хранения и преобразования информации, выход регистра каждого блока хранения и преобразования информации соединен с первым информациониым входом соответствующего ,коммутатора адресных кодов и с первым вы- ходом каждого одноразрядного блока хранения и преобразования информации соответствующего блока хранения. и преобразования информации, адресный вход которого соединен с выходом соответствующего коммутатора адресных, кодов исо старшими разрядами адресного входа устройства, младшие разряды которого соеДинены с вторым информационным входом коммутатора адресных кодов каждого блока хранения и преобразования информации, второй выход каждого одно- разрядного блока хранения и преобразования информации, кроме последнего, каждого блока хранения и преобразования информации соединен с первым информационным входом последующего одноразрядного блока хранения и преобразования информации, второй выход последнего одноразрядного блока хранения и преобразования информации каждого блока хранения и преобразования .информации, кроме последнего, соединен с информационным входом соответствующего регистра и а первым информационным входом первого одноразрядного блока хранения и преобразования информации последующего блока хранения и преобразования информации, второй выход последнего одноразрядного блока хранения и преобразования информации последнего блока хранения и преобразования информации еоединен с первым информационным входом первого одноразрядного блока храненияи преобразования информации первого блока хранения и преобразования информации и с информационным входом соответствующего регистра, второй информационный вход первого одноразрядного блока хранения-и преобразЬ вания информации первого блока хранения и преобразования информации соединен с первым информационным входом устройства, третий выход каж. дого одноразрядного блока хранения 10 и преобразования информации каждого блока хранения и преобразования информации соединен с входом бло. ка выявления нуля, выход которого является пеРвым выходом15 устройства, четвертый выход ках- дого одноразрядного блока хранения и преобразования информации каждого блока хранения и преобразования.инфбрмации, кроме. последнего соединен с 20 вторым информационным входом первогО одноразрядного блока хранения и пре- образования информации последующего блока хранения и преобразования ин-. формации и соединен с вторым выходом. 25 устройства, третий информационный вход первого одноразрядного блока хранения и преобразования информациИ соединен с четвертым выходом второго и вторым информационным входом третьего одноразрядного блока хранения и преобразования информации, второй информационный вход второго одноразрядного блока хранения и преобразования информации соединен с четвертым выходом первого одноразрядного блока хранения и преобразования ин, формации, третий информационный вход второго одноразрядного блока хранения и преобразования информации соединен с четвертым выходом третьего 40 и вторым информационным входом четвертого одноразрядного блока хране" ния и преобразования информации, третий информационный вход третьего одноразрядного блока хранения и 45 преобразования информации соединен с четвертыч выходом Четвертого одноразрядного блока хранения и преобразования информации, третий информа- . ционный вход четвертого одноразрядного блока хранения и преобразования информации каждого блока хранения и преобразования информации, кроме последнего, соединен с четвертый выходом первого одноразрядного блока хранения и преобразования информации последующего блока хранения и преобразования информации, третий информационный вход четвертого одноразрядного блока хранения и преобразования информации последнего бло ка хранения и преобразования информации соединен с вторым информацион". ным входом устройства.Кроме того, каждый одноразрядный блок хранения и преобразования инфвр 65 мации содержит узел памяти, два регистра, коммутатор информации, пер вый и второй коммутаторы адреса и узел выявления, переноса, причем управляющие входы узла памяти, регистров коммутаторов, информации и .адреса. соединены с управляющим входом блока, адресный вход блока соедИ- нен,с первыми информационными входами первого и второго коммутаторов адреса, с адресным входом узла памя". ти и с выходами первого и второго коммутаторов адреса, второй .информационный вход первого коммутатора адреоа соединен с выходами первого. и второго регистров информационным входом узла памяти, первым и вторым входами узла выявления переноса, первым и третьим выходами блока второй информациоиный .вхОд второго коммутатора адреса соединен с третьим входом узла выявления переноса и первым инФормационным входом блока, выход узла выявления переноса соединен с вторым выходом блока, выход узла памяти соединен с информационным входом второго ре - гистра, первым информационным входом коммутатора информации и четвертым выходом блока, второй и трдтий информационные Входы коммутатора информации соединены соответственно с вторым и третьим информационными вхо- дами блока, выход коммутатОра инфор- . мации соединен с информационным входом первого. регистра выход второгр регистра соединен с первым выходом блока.На фиг. 1 представлена структурная схема системы для выполнения ко. манд десятичной арифметики табличнык способом, .на фиг. 2 - структурная схема устройства хранения и преобразования информации, на фиг.3 структурная схема одноразрядного блока хранения и преобразования информации; на Фиг, 4 - структурная схема блока выявления нулями на фиг.В структурная схема узла выявления пе" реносов.Система фиг. 1 включает устройство 1 хранения и преобразования информации с адресным .2, управляющим 3, первйм 4 и вторым 5 информацион" ными входами, первым б и вторым 7 выходамиф регистр 8 команд с информационным 9.и управляющим 10 входа-,. ми; регистр 8 команд с информационным 9 и управляющим 10 входами, пер-. вым 11, вторым 12 и третьим 13 выхо". цами; счетчик 14 команд с информационным 15 и управляющим 1 б входами,мультиплексор 17 аДресных кодов с управляющим 18 и пятью информационными входами 19 -,23; первый 24 и второй 25 коммутаторы с управляющими входами 26 и 27, .первыми 28, 29 и вторыми 30, 31 информационными входами, блок 32 микропрограммного управления,содержащий счетчик 33 микрокоманд с первым 34, вторым 35 к третьим 36 информационными входами и управляющим 37 входом, узел 38 памяти микропрограмм с адресным 39 и управляющим 40 входами, регистр 41 микрокоманд с информационным 42 и управляющим 43 входами, первым 44 и вторым 45 выходами, узел 46 формирования управляющих сигналов, сос тоящий из группы элементов И, с информационным 47 и управляющим 48входами, первым 49 и -вторым 50 выходами,.генератор 51. тактовых импульсов. 5Устройство хранения и преобразования информации фиг. 2 включает блок 52 хранения и преобразования информации, соответствующий четырем двоичным или одному двоично-десятичному разрядам устройства 1. Блок 52 содержит четыре одноразряд . ных блока 53 хранения и преобразования информации с адресным 54, управляющим 55, первым 56, вторым 57 и третьим 58 информационными входами, первым 59, вторым 60, третьим 61 и четвертым 62 выходами; коммутатор 63 адресных кодов с первым 64 и вторым 65 информационными и управ ляющим 66 входами, одноразрядный регистр 67 с информационным 68 и управляющим 69 входами, вход 70 блока 71 выявления нуля.Одноразрядный узел 72 памяти (Фиг. 3) с л-разрядным адресным 73, управляющим 74 и информационным 75 входами и выходом 76 включает также одноразрядные регистры 77 и 78 с ин Формационными 79, 80 и управляющими 81, 82 входами, коммутатор 83 ин формации с управляющим входом 84, первый 85 и второй 86 коьиутаторы адреса с первыми 87,88 и вторыми 89; 90 информационными, а также уп-. равляющими.91 и 92 входами, узел 93 выявления переносов с первым 94, вторым 95 и третьим 96 входами.Влок 71 выявления нуля (фиг. 4/ содержит группу элементов НЕ 97, элемент И 98 и элемент НЕ 99.Узел 93 .выявления переносов фиг. 5) содержит элементы И 100 .103.Система работает следующим образом.Рассмотрим функциональную микропрограмму 1 команды суьмирования двоично-десятичных кодов.Микропрограмма 1.Начало:И 1 СР 777: =СН(А/, А=Я а г 1), 60 / Считывание из накопйтеля устройства 1 1-го операнда по адресу, посту-. пающему через мультиплексор 17 с выхода 12 регистра 8 команд, и запись его в регистр 77. М/ 65 М 2. Р 787 =Н (А)Ь А=У,в г Ц / Считывание из накопителя устройства 1 2-го операнда по адресу, поступающему через мультиплексор 17. с выхода 13 регистра 8 команд, и ,запись его в регистр 78. Ф/МЗ, С Р 77 3):=: Я;9)19 Р 1 1 0С Р 6717:= Р 41, г /% Выполнение 3-местной логической операции вычисления двоичной суммы Ьд 1 по значениям аргументов Х =(1 Л у+ фХ,Г ) И Х (КЛ уеХЯ) ) поступающим иэ регистров 77 и 78, а также слову переносов Р=(РГ,Р ), поступающему с выходов 62 узлов 93 выявления переносов (Фиг. 2 и 3); запись двоичной суммы 5 у в регистр 77; запись значений переносов "Р 4 иэ каждого 4-го разряда устройства 1 (фиг. 2) в регистры 67 М/.М 4. СР 78:=О, О=П 0 П 1 апг.-1П)Г,2 (Р 4 581), =1;г.Определяется слово дополнитель- ных переносов в соответствии с правилами десятичной арифметики и записывается в регистр 78. Для этого в каждом блоке 52 иэ четырех разрядов устройства 1 реализуется пятиместная логическая функция Г , результат О получается на выходах 61 и через коммутатор 83 записывается в регистр 78 со сдвигом( циклическими на один разряд влево, На выходе блока 71 выявления нуля формируется сигнал Уб,: У 6 = 1, если Р 78 Ъ =0; Уб = О, если Р 781 ФО. По сигналу У выполняется условный переход с помощью счетчика ЗЗ микрокоманд. % /м 5. Р 77):=(Р,Щ, 1=1;г, наИЗ.Корректировка суммы Бд 8 по правилам десятичной арифметики путем реализации пятимЕстных логических функций Г.1 независимо в каждом блоке 52. Скорректированная частичная сумма Ь р =Р 1 (Р,бд)= 1 г записывается в регистр -77. В регистре 78 находится слово дополнительных переносов П, полученное при.выполнении микрокоманды М 4. Выполняется переход к микрокоманде МЗ. Таким образом, реализуется последовательный прийцип распространения переносов П из десятичных разрядов, Процесс заканчивается, когда слово переносов станет равным нулю.ИбСР 78 Ъ:=Г (,Вэ),3= 1, г / Корректировка суммй бдьпо правилам десятичной арифметики. Результат записывается в регистр 78 М/117.1 И.А: =СР 78)А=У. /М- Запись результата в ячейку накопителя устройства 1 по адресу, код которого поступает с выхода 13 регистра 8 команд. /Конец.В микропрограмме обозначено:(Р ) содержимое 1-го регистра ( - номер позиции на фиг. 1 - 3), СН(А)7 - со35 5 5Содержание этих операций поясняет таблица 1, в которой приняты обозначения В - результат суммирования двух бднораэрядных десятичных чисел Р - перенос из 4-го двоичного разряда при сложении двоично-десятичных кодов по правилам двоичного сум" мирования, 5 - сумма, получаемая в 4-х двоичных разрядах при двоичном сложении двух одноразрядных десятичных чисел, представленных в двоично-десятичном коде, и выра женная в десятичном коде, 5 д 8 =(54 5 З 5 5 ) - сумма 5, выраженная в двоичном коде; П - перенос из десятичного разряда, дополняющий перенос Р 1, полученный при дво Ф ме работы устройства 1, Сразу же после записи слагаемых в регистры в последовательно соединенных узлах 93 (фиг, 2 и 3) выявления пере- носов распространяется "волна переносов. После завершения переходного 5 процесса на выходах 56 устанавливается код слова переносов. На ад-. ресный вход. 2 устройства 1 подается код )Ф:4 адреса сегмента накопителя йз 8-ми ячеек, в котором за писана таблица трехместной логической функцииУ.=Ч(Х,Х ,Р)=Х ЕХ ЕР 1гдех 1( х - -е разряды слагаемых, а Р 4 перейос из (1-1)-го разряда. 15На выходах 61 получается результат суммирования, который через коммутатор 83 информации записывается в регистр 78. При(.(69 -- 1 ( фиг. 2) перенос иэ каждого 4-го разряда устройства 1 с выхода 62 записывается в регистр 67. Эта информация исполь-, зуется в 5-м режиме работы устройства 1 при выполнении команд десятич- . . ной ариФметики, 255, Корректировка десятичных кодов и выявление переносов между десятичными разрядами при выполнении арифметических операций в двоично-десятичной системе счисления.При выполнении арифметических операций над числами, представленными в двоично-десятичной системе счисления требуются операции, связанные с обработкой двоичных кодов, представляющих каждый десятичный разряд.1. Корректировка результата суммирования 5 двух двоично-десятич 1 ных чисел, выполненного по правилам, суммирования двоичных чисел 405-о2. Выявление дополнительного переноса П из одного десятичного разряда в другой.3. Получение обратного десятичного кода в двоично-десятичном представлении: ичном сложении, 5 - скорректированная по правилам десятичной арифмети( ки сумма 5 в десятичном коде, 5 в= =(54.555) - скорректированная сумма 5 в двоичном коде, 5 - обратный д сятичный код одноразрядной десятичной переменной Я: 5 = 9 - 5;5 дк= 2 =(242 22.1 ) - двоичное представление переменной 5.Для удобства последующих операций перенос П иэ десятичного разряда удобно представить четырехразрядным двоичным числом Пде -ПООО, -в котором переменным может быть только старший разряд, соответствующий П,Из таблицы следует, что преобразования 5 Е= Е( (Р 4, 5,(,Е ) н Пе в вГд.(Р 4 ( 5 д 3 можно представить как системы четырех пятиместных неполностью определенных логических Функций, которые должны быть реализованы независимо в каждых четырех двоичных разрядах устройства, соответствующих одному блоку 52фиг. 21.11 реобразование, связанное С получением обратного десятичного кода 55 Д может быть представлено Аькак система четырех неполностью определенных четырехместных логических функций.Однако с целью унификации средств для выполнени таких преобразований, го удобно представить как систему етырех пятиместных неполностью опрЕ- деленных логических функций при фик" сированном значении переменной Р( = =О: 5 де= Р(о, 5 ле)Функции Г 1 и Г определены на 19-ти наборах двоичных переменных (Р 4, 54, 5, 5, 5) а Г - на десяти наборах (О, 54, 5, 5( 5). Тот факт, что реализуемые Функции определены не полностью, а лишь на части из возможного множества наборов 2=32( можно испольэовать для умень ,шения числа ячеек накопителя, отведенных для хранения таблиц. При этом можно предложить размещение таблиц в накопителе (см. табл 2 .Таблицы двухместных и трехместной логической функции одинаковы во (всех и разрядах.Таблицы остальных преобразований одинаковы в г группах по 4 двоичных разряда.Таблица трехместной логической Функции у Х 9 Х Юр занимает сегмент из восьми ячеек, для обращения кячейкам которого переменная Р определяет значение третьего разряда адреса ХА 33 в каждом блоке 53 ( фиг. 3). Эту функцию можно представить в виде.З=Ъ ОХ ЕР=+ -гР(ХВХ 1. Р(Х,ЕХ,)Соответственно таблицу сегмента 24-31 можно использовать как две таблицы двухместных логических Функ