Устройство для матричных операций

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИРЕСПУБЛИК 6 Е 15/347 ОМИТЕТОТКРЫТИЯМ ОСУДАРСТВЕННЬПО ИЗОБРЕТЕНИЯПРИ ГКНТ СССР ОПИСАНИЕ ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Недостатком ивозможность реал Гаусса решения си ния системы Еу = Ь матрицами . и О,рототипа является незации хода алгоритма темы Ах = Ь, т,е, решеи О)= у с треугольными(71) Киевский политехнический институт (72) Роман Выжиковски (Р 1.), Ю,С.Каневский и О,В,Масленников (ЯО)(56) Авторское свидетельство СССР ЬВ 1265793, кл, 0 06 Р 15/324, 1986,Авторское свидетельство СССР М 1509933, кл,6 06 Г 15/347, 1988.(54) УСТРОЙСТВО ДЛЯ МАТРИЧНЫХ ОПЕРАЦИЙ(57) Изобретение относится к автоматике и вычислительной технике и может быть использовано для решения систем линейных алгебраических уравнений. Цель изобретения - расширение функциональных возможностей за счет решения систем линейных Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении специализированных, в том числе систолических устройств, предназначенных для решения задач линейной алгебры.Известно устройство для решения систем линейных алгебраических уравнений, содержащее и блоков вычисления разрядов и п(а - 1) вычислительных блоков, где п - размерность системы, в - разрядность операндов, причем каждый вычислительный блок содержит блок вычисления разрядов и блок восстановления остатка, и позволяющее решать систему уравнений Ах = Ь за время переходного процесса в нем 1). Недостатком этого устройства является его сложность.Известно также устройство для решения систем линейных алгебраических уравнений,содержащее (и + 1) вычислительных алгебраических уравнений с треугольными матрицами и сокращение аппаратурных затрат при построении вычислительных модулей, Устройство содержит ивычислительных модулей (и - равномерность исходной матрицы), блок синхронизации, два вычислительных блока и блок памяти. Устройство выполняет разложение квадратной матрицы А на нижнюю левуюи верхнюю правую О так, что Ю = А согласно прямому ходу алгоритма исключения Гаусса. Реализуя обратный ход алгоритма исключения Гаусса, решаются системы линейных уравненийу = Ь и Ох = у, то есть решается система вида Ах= Ь; В устройстве реализованы указанные операции над потоками матриц. 6 ил, 1 з.п, ф-лы. модулей и решающее систему Ах= Ь за время 4 п + и + 2 тактов (см, "Многофункциональные систологические структуры", под ред, Я,А.Дуброва. Препринт М 20 - 89, Львов - 1989, ин-т прикладных проблем механики и математики АН УССР, с,38). Недостатком этого устройства является невозможность реализации на нем Ы-разложения матриц,Наиболее близким к изобретению является устройство дляО-разложения матриц, содержащее (и - 1) операционных блоков и блок синхронизации, и ориентированные на реализацию в виде систолической СВИС (2 Оно выбрано в качестве прототипа, 1777154 2010 15 20 25 30 35 40 45 50 55 ных алгебраических уравнений с треугольными матрицами и сокращения аппаратурных затрат при построении вычислительных модулей, устройство содержит первый и второй вычислительные блоки и блок памяти, первый вычислительные блок содержит умножитель, коммутатор, регистр, сумматор-вычитатель, узел памяти, элементы И,ИЛИ, три О-триггера и два счетчика, второй вычислительные блок содержит узел умножения-деления, три коммутатора, узел памяти, два регистра, два О-триггера, два ВЯ-триггера, четыре счетчика, два элемента ИЛИ и элемент И, причем первый выход первого вычислительного блока является вторым выходом устройства, первый выход (и)-го вычислительного модуля подключен к первому информационному входу второго вычислительного блока, второй информационный вход которого является вторым информационным входом устройства, второй выход (и)-го вычислительного модуля соединен с входом начальной установки второго вычислительного блока, первый выход блока памяти подключен к входу установки первого вычислительного блока. информационный вход которого соединен с вторым выходом блока памяти, информационный вход, вход обнуления адреса и вход синхронизации чтения которого подключены соответственно к первому, второму и третьему выходам второго вычислительного блока, четвертый выход которого соединен с входом управления пропуском операнда первого вычислительного блока, третий и четвертый выходы блока синхронизации являются соответственно прямым и инверсным тактовыми выходами и соединены соответственно с синхровходами всех вычислительных модулей и всех блоков устройства, причем в первом вычислительном блоке выход умножителя подключен к первому информационному входу коммутатора,второй информационный вход которого подключен к первому входу умножителя и является информационным входом первого вычислительного блока, выход которого подключен к второму входу умножителя и выходу регистра, информационный вход которого соединен с выходом сумматора-вычитателя и с информационным входом узла памяти, выход которого подключен к первому информационному входу сумматора-вычитателя, второй информационный вход которого соединен с выходом коммутатора, управляющий вход которого соединен с входом признака вычитания сумматора-вычитателя, с входом управления записью регистра и выходом элемента И, первый вход которого подключен к выходу первого и входу второго О-триггеров, инверсный выход второго О-триггера подключен к второму входу элемента И, вход первого О-триггера соединен с выходом элемента ИЛИ и с входом выбора режима первого счетчика, выход отрицательного переноса которого соединен с первым входом элемента ИЛИ и декрементирующим входом второго счетчика, вход выбора режима которого подключен к второму входу элемента ИЛИ, входу обнуления второго О-триггера и входу установки первого вычислительного блока, вход управления пропуском операнда которого подключен через третий О-триггер к одноименному входу сумматора-вычитатепя, информационный вход второго счетчика подключен к входу (п)-.го устройства. выход второго счетчика соединен с информационным входом первого счетчика, выход которого соединен с адресным входом узла памяти, вход записи- чтения которого подключен к синхровходу первого вычислительного блока, во втором вычислительном блоке первый вход узла умножения-деления соединен с выходом первого коммутатора, первый информационный вход которого соединен с первым информационным входом второго коммутатора и является вторым информационным входом второго вычислительного блока, первый информационный вход которого подключен к первому информационному входу третьего коммутатора и второму информационному входу узла умножения- деления, выход которого подключен к пер-. вому входу вычитателя, выход которого соединен с вторым информационным входом третьего коммутатора и информационным входом узла памяти, выход которого соединен с вторыми информационными входами первого и второго коммутаторов, третий информационный вход первого коммутатора соединен с выходом первого регистра, информационный вход которого соединен с выходом третьего коммутатора и информационным входом второго регистра, выход которого является первым выходом второго вычислительного блока, второй выход которого подключен к выходу первого ВЯ-триггера и управляющему входу второго коммутатора, выход которого подключен к второму входу вычитателя, вход начальной установки второго вычислительного блока соединен с первыми входами первого и второго элементов ИЛИ, с входом первого О-триггера и входом выбора режима первого счетчика. информационный выход которого соединен с информационным10 входом в горого счетчика, выход отрицательного переноса которого соединен с входом установки второго КЯ-триггера, выход которого соединен с входом разрешения записи второго регистра и является третьим выходом второго вычислительного блока, информационные входы первого, третьего и четвертого счетчиков соединены соответственно с входами единица, п-го и (и)-го устройства, выход первого О-триггера подключен к входу установки первого ЙЯ- триггера и первому управляющему входу первого коммутатора, второй управляющий вход которого соединен с входами выбора режима узла умножения-деления и вычитателя, с управляющим входом третьего коммутатора, входом разрешения записи первого регистра и выходом второго О-триггера, вход которого подключен к выходу второго элемента ИЛИ и к входу выбора режима третьего счетчика, выход отрицательного переноса которого соединен с вторым входом второго элемента ИЛИ и входом обнуления первого ВЯ-триггера, вход обнуления второго ВЯ-триггера соединен с выходом элемента И, первый вход которого соединен с входами выбора режима второго и четвертого счетчиков и с выходом первого элемента ИЛИ, второй вход которого соединен с инкриминтирующим входом первого счетчика и выходом отрицательного переноса четвертого счетчика, информационный выход которого является адресным входом узла памяти, второй вход элемента И и вход управления записью-чтением узла памяти соединены с синхровходом второго вычислительного блока, четвертый выход которого подключен к выходу первого О- триггера,2. Устройство по п,1, отл и ч а ю щеес я тем, что каждый вычислительный модуль содержит блок умножения-деления, вычитатель, два коммутатора, два регистра, узел памяти, счетчик, ЯЯ-триггер, три О-триггера, элемент И и два элемента ИЛИ, причем выход блока умножения-деления подключен к первому входу вычитателя, второй вход ко 15 20 25 30 35 40 45 торого соединен с первыми информационными входами первого и второс а коммраторов и является информационным входом вычислительного модуля, первый выход которого соединен с выходом первого регистра, информационный вход которого соединен с выходом второго коммутатора, информационным входом узла памяти и информационным входом второго регистра,выход которого соединен с вторым информационным входом первого коммутатора, выход которого соединен с первым информационным входом блока умножения-деления, второй информационный вход которого соединен с выходом узла памяти, адресный вход которого соьединен. с информационным выходом счетчика, выход отрицательного переноса которого соединен с входом первого О-триггера, первым входом элемента И и четвертым выходом вычислительного модуля, вход признака начала ввода столбца которого соединен с входом второго О- триггера и входами установки ВЯ-триггера и первого О-триггера, выход которого соединен с управляющим входом первого коммутатора, входом выбора режима блока умножения-деления, управляющими входами вычитателя и второго регистра, входом третьего О-триггера и входом обнуления ЯЯ- триггера, выход которого является входом управления записью-чтением узла памяти и соединен с первыми входами первого и второго элементов ИЛИ, вторые входы которых соединены соответственно с выходами третьего О-триггера и элемента И, второй вход которого является входом признака номера вычислительного модуля, вход синхронизации ввода элементов матрицы которого соединен с входом выбора режима счетчика, информационный вход которого соединен с входом (и)-го устройства, выход вычитателя соединен с вторым информационным входом второго коммутатора, управляющий.вход которого соединен с выходом второго элемента ИЛИ, второй и третий выходы вычислительного модуля подключены к выходам соответственно второго О-триггера и первого элемента И, Ь П 7 ЬЬ 41777154 ниКОВ ОНчдВ 08 Редактор Тираж Лодписноетвенного комитета по изобретениям и открцтиям 113035, Москва, Ж-Зб, Рауиская наб 4/б и ГКНТ СССР ьский комбинат "Па л. Гагарина, 10 Производств г. Ужго Э Заказ 4123 ВНИИЛИ Госуд Составит Техред М ь О.Мас оргентал10 15 20 ЗР 35 50 55 Целью изобретения является расширение функциональных возможностей за счет решения систем линейных алгебраических уравнений с треугольными матрицами и сокращение аппаратурных затрат при построении вычислительных модулей. На фиг,1 представлена структурная схема устройства для матричных операций; на фиг.2 - структурная схема блока синхронизации; на фиг,З - структурная схема -го вычислительного модуля; на фиг.4 - структурная схема второго вычислительного блока; на фиг.5 - структурная схема блока памяти; на фиг.6 - структурная схема первого вычислительного блока,Устройстводля матричных операций содержит вычислительные модули 1 , где=1,и - 1 (и - размерность исходной матрицы) блок 2 синхронизации, вход запуска которого является входом запуска устройства, информационный вход вычислительного модуля 1. ( = 2, и - 1) подключен к первому выходу вычислительного модуля 1. (- 1), информационный вход первого вычислительного модуля является первым информационным входом устройства, первый выход вычислительного модуля 1. (п - 1) является первым выходом устройства, вход признака начала ввода столбца и вход синхронизации ввода элементов матрицы вычислительного модуля 1, ( = 2, (и - 1 подключены соответственно ко второму и третьему выходам вычислительного модуля 1, - 1), вход при.знака номера вычислительного модуля 1,1 подключен ко входу логического нуля устройства, входы признака номера остальных вычислительных модулей подключены ко входу логической единицы устройства, четвертый вь 1 ход вычислительного модуля 1,1 является входом признака окончания ввода столбца блока 2, первый и второй выходы которого подключены соответственно ко входу признака начала ввода столбца и входу синхронизации ввода элементов матрицы вычислительного модуля 1.1,первого вычислительного блока 3 является выходом устройства, первый выход вычислительного модуля 1.(п -1) подключен к первому информационному входу второго вычислительного блока 4, второй информационный вход которого является вторым информационным входом устройства, второй вход вычислительного модуля 1, (и -1)связан со входом начальной установки блока 4, четвертый выход которого связан со входом управления пропуском операнда блока 3,информационный вход которого является вторым выходом блока 5 памяти. информационный вход, вход синхронизации чтения и вход обнуления адреса которого подключены соответственно к первому, третьему и второму выходам блока 4, третий 6 и четвертый 7 выходы блока 2 являются, соответственно, прямым и инверсным тактовыми выходами и связаны с синхровходами всех вычислительных модулей и блоков устройства, первый выход блока 5 подключен ко входу установки блока 3,Вычислительный модуль 1.1 ( = 1, (п - 1) содержит блок 8 умножения-деления, выход которого подключен к первому входу вычитателя 9, второй вход которого подключен к первым входам первого 10 и второго 11 коммутаторов и является информационным входом вычислительного модуля, первый выход которого подключен к выходу первого регистра 12, вход которого связан с выходом коммутатора 11, со входом данных узла памяти 13 и входом второго регистра 14, выход которого подключен ко второму входу коммутатора 10, выход которого является первым входом блока 8, второй вход которого связан с выходом узла 13, адресный вход которого подключен к информационному выходу счетчика 15, выход отрицательного переноса которого подключен ко входу первого О-триггера 16, к первому входу элемента И 17, и является четвертым выходом вычислительного модуля, вход признака начала ввода столбца которого подключен ко входу второго О-триггера 18, Я - входу ВЗ - триггера 19, и входу установки в нуль Р- триггера 16, выход которого связан с управляющим входом коммутатора 10, совходом выбора режима блока 8, входом пропуска операнда вычитателя 9, с управляющим входом регистра 14, входом третьего О-триггера 20 и В-входом ЯЯ-триггера 19, выход которого является входом чтения-записи узла 13 и подключен к первым входам первого 21 и второго 22 элементов ИЛИ, вторые входы которых подключены соответственно, к выходам О-триггера 20 и элемента И 17, второй вход которого является входом признака номера вычислительного модуля, вход синхронизации ввода элементов матрицы которого является входом выбора режима счетчика 15, информационный вход которого связан со входом (и -1) устройства, выход вычитателя 9 подключен ко второму входу коммутатора 1, управляющий вход которого является выходом элемента ИЛИ 22, второй и третий выходы вычислительного модуля подключены к выходам соответственно О-триггера 18 и элемента ИЛИ 21,Второй вычислительный блок 4 содеркит узел 23 умножения-деления, первый вход которого является выходом первого коммутатора 24, первый вход которого связан с первым входом второго коммутатора25 и является вторым информационным входом блока 4, первый информационный вход которого подключен к первому входу третьего коммутатора 26 и ко второму входу узла 23, выход которого подключен к первому входу вычитателя 27, выход которого связан со вторым входом коммутатора 26 и входом данных узла памяти 28, выход которого подключен ко вторым входам коммутаторов 24 и 25, третий вход коммутатора 24 является выходом первого регистра 29 ъ вход которого связан с выходом коммутатора 26; со входом второго регистра 292, и является первым выходом блока 4, второй выход которого подключен к выходу первого ВЯ-триггера 30 и управляющему входу коммутатора 25, выход которого подключен ко второму входу вычитателя 27, вход начальной установки блока 4 подключен к первому входу первого 31 и второго 32 элементов ИЛИ, ко входу первого О-триггера 33, и ко входу выбора режима первого счетчика 34, информационный выход которого подключен к информационному входу второго счетчика 35, выход отрицательного переноса которого подключен к Я-входу второго ВЯ-триггера 36, выход которого связан со входом разрешения записи регистра 292 и является третьим выходом блока 4, информационные входы первого 34, третьего 37 и четвертого 38 счетчиковсоединены соответ, ственно со входами 1, и и (и - 1) устройства, выход О-триггера 33 подключен к Б-входу ВЯ-триггера 30 и к первому управляющему входу коммутатора 24, второй управляющий вход которого связан со входами выбора режима блока 23 и вычитателя 27, с управляющим входом коммутатора 26, со входом разрешения приема кода регистра 291, и с выходом второго О-триггера 39. вход которого подключен к выходу элемента ИЛИ 32 и ко входу выбора режима счетчика 37, выход отрицательного переноса которого соединен со вторым входом элемента ИЛИ 32. и с В-входом ВЯ-триггера 30, В-вход триггера 36 является выходом элемента И 40, первый вход которого подключен ко входам выбора режима счетчиков 35 и 38, и к выходу элемента ИЛИ 31, второй вход которого подключен к инкрементирующему входу счетчика 34 и к выходу отрицательного переноса счетчика 38, информационный выход которого является адресным входом узла 28, второй вход элемента И 40 и вход чтения - записи узла 28 подключены к выходу 6 блока 2, выход О-триггера 33 является четвертым выходом блока 4.Первый вычислительный блок 3 содержит умножитель 41, выход которого подкл ючен к первому входу коммутатора 42, второй5101520 25303540 выходами, счетчик 53, декрементирующий вход которого подключен к первому входу первого элемента ИЛИ 54 и является входом признака окончания ввода столбца блока 2, первый выход которого связан со вторым входом элемента ИЛИ 54, с выходом О-триггера 55 и со входом выбора режима (параллельное занесение или счет в режиме вычитания) счетчика 53, информационный вход которого соединен со входом и устройства, выход отрицательного переноса счетчика 53 подключен к первому входу второго элемента ИЛИ 56, второй вход которого является входом запуска устройства,Блок 5 памяти объемом и (и + 1) слов 45 50 55 содержит два блока памяти объемом и (и + 1)/2 слое, имеющих одинаковую структуру. В состав блока 5 входят блоки оперативной памяти 57 ъ 572, входы и выходы данных которых объединены и являются, соответствход которого подключен к первому вхо,:у умножителя 41 и является информацион ным входом блока 3, выход которого подключен ко второму входу умножителя 41 и к выходу регистра 43, вход которого связан с выходом сумматора-еычитателя 44 и со входом данных узла памяти 45, выход которого подключен к первому входу сумматоравычитателя 44, второй вход которого является выходом коммутатора 42, управляющий вход которого соединен со входом признака вычитания сумматора-еычитателя 44, со входом управления записью регистра 43 и с выходом элемента И 46, первый вход которого подключен к выходу первого 471 ико входу второго 48 О-триггера, инверсный выход которого подключен ко второму входу элемента И 46, вход О-триггера 471 соединен с выходом элемента ИЛИ 49 и со входом выбора режима первого счетчика 50, выход отрицательного переноса которого связан с первым входом элемента ИЛИ 49 и с декрементирующим входом второго счетчика 51, вход выбора режима которого подключен ко второму входу элемента ИЛИ 49, ко входуустановки в нуль О-триггера 48 и является входом установки блока 3, вход управления пропускном операнда которого связан.через третий О-триггер 472 со входом уп раеления пропуском операндасумматора-вычитателя 44, вход (и - 1) устройства связан с информационным входом счетчика 51, выход которого подключен к информационному входу счетчика 50, информационный выход которого является адресным входом узла 45, вход чтения-записи которого подключен к выходу б блока 2.Блок синхронизации 2 содержит генератор синхроимпульсов 52 с инвертором, т,е. с прямым б и инверсным 7 тактовымивенно, информационным входом и вторым выходом блока 5, коммутаторы 581, 58 г, выходы которых являются адресными входами блоков 57, входы выбора которых подключены к выходам элементов ИЛИ 591, 59 г, и ко 5 входам элементов сложения по модулю два 601, 60 г, выходы которых подключены к синхровходам счетчиков 611, 61 г, входы установки в нуль которых соединены с выходами элементов И 621, 62 г, входы чтения-записи 10 блоков 571 и 57 г, связаны, соответственно с управляющими входами коммутаторов 581 и 58 г, с первыми входами элементов. И 631 и 63 г, элементов И 621 и 62 г входами выбора режима (счет в режиме вычитания или сум мирования) счетчиков 611 и 61 г и являются прямым и инверсным выходами )К-триггера 64,)-вход которого подключен ко входу логической единицы устройства, а М-вход - к прямому выходу триггера, синхровход кото рого является входом обнуления адреса блока 5 и связан со вторыми входами элементов 60, 62 и со входом О-триггера 65 г, выход которого является первым выходом блока 5. При этом подразумевается, что вы ходы блока 57 переходят в третье состояние, если блок не выбран (на выходе элемента 59-единица), или блок выбран, но не находится в режиме записи (на входе чтения-записи нуль), вход О-триггера 651 является входом 30 синхронизации чтения блока 5.Блоки умножения-деления 8, 23 и умно- житель 41 могут быть построены по любой известной схеме и содержать сумматор и несколько регистров для хранения операн дов, промежуточных и окончательных результатов.Устройство для решения систем линейных алгебраических уравнений раскладывает исходную квадратную матрицу А системы 40 Ах= Ь размерности и, на нижнюю левую= ( и верхнюю правую О =(О)1(у которой наглавной диагонали стоят единицы) так, чтоО = А,Ох- Ь согласно следующим формулам прямого хода алгоритма исключе ния Гаусса:а = аО,) (.1) а 1 (-1) О)аа,аи =а;а 50К = 1, й, ,= К + 1, 3 с + 2, ., и,Оц=ацо 1)/анР ). =1, и,=, +1 и;55а = аа ), К = 1,п,= К К+ 1 п,Затем устройство реализует обратныйход алгоритма Гаусса, который заключаетсяв решении системыу = Ь по формулам:- 1.у=(Ь- Х ау)/и.=1, й к=1-7и системы Ох = Ь по формулам:их=у- ОаХ,= и, п. К =+1При этом прямой ход алгоритма выполняет вычислительные модули 1 ), а решение системыу = Ь и Ох = у выполняют соответственно блоки 4 и 3 устройства. Устройство позволяет выполнять как разложение потока матриц, таки решение потока систем Ах = Ь с периодом пг тактов. Однако в связи с тем, что корни х нельзя начинать вычислять до получения всех уь в устройство введен блок 5, включенный таким образом, что пока блок 4 вычисляет значения у системы Ахй = Ьи заполняет одну половину блока 5, блок 3 вычисляет значения х системы Анхо = Ьн (т.е. той, которая обрабатывалась перед ней), работая . с другой половиной блока 5,Рассмотрим работу устройства сначала при реализации прямого хода алгоритма Гаусса, а затем обратного. Для простоты описания и без потери общности положим и = 4. Условимся, что прием информации во все регистры и)М-триггер 64 осуществляется по заднему фронту подведенного к ним синхроимпульса, а в счетчики и О-триггеры - по переднему фронту соответствующего синхроимпульса. При этом начало такта соответствует переднему фронту синхросигнала с выхода 6 блока 2, Поступление исходных данных организовано следующим образом. На вход устройства каждый такт последовательно поступают элементы матрицы А = а) по столбцам, т.е. первые и тактов на вход устройства поступают элементы первого столбца матрицы А (в первом такте - а 11, во втором - аг и т,д.), вторые и тактов - элементы второго столбца и т.д;По сигналу "Запуск" и положительному перепаду синхроимпульса с выхода 7 О- триггер 55 устанавливается в единицу, которая появляется на первом и втором выходах блока 2 синхронизации, а также поступает на вход выбора режима счетчика 53, в который записывается значение и в двоичном коде, и на выходе отрицательного переноса которого появляется нуль независимо от состояния сигнала на декрементирующем входе счетчика 53. Кроме того, О-триггер 16.1 и Я-Я триггер 19.1 вычислительного модуля 1,1 устанавливаются, соответственно, в нуль и единицу.В первом такте по положительному перепаду синхроимпульса с выхода 6 в счетчик20 25 40 50 3), в регистр 12.3 и появляется на первом выходе устройства. аз 1 переписывается из регистра 12.1 в регистр 12.2, на вход устройства поступает ан и записывается в узел памяти 13.1 по адресу и в регистр 12.1, 55 на вход выбора режима счетчика 15.1 также поступает единица.В пятом такте О-триггер 16,1 устанавливается в единицу, ЯЯ-триггер 19.1 - в нуль, в счетчик 15.1 вновь записы выется значение 15,1 записывается значение (и - 1), т.е. 3, на выходе отрицательного переноса счетчика 15,1 появляется нуль. На вход устройства подается значение а 11, которое поступает на первый вход коммутатора 11,1, и с его выхода записывается в узел памяти 13.1 по адресу 3, и в регистр 12.1. 8 этом же такте единица из Р-триггера 55, переписывается в О-триггер 18.1. а О-триггер 55 сбрасывается в нуль. Таким образом, на обеих управля. ющих выходах модуля 1,1 находятсяединицы, а на управляющих входах - нули,О-триггер 16.2 и ЯЯ-триггер 19.2 модуля 1.2устанавливаются в нуль и единицу соответственно,Во втором такте счетчик 15,1 уменьшаетсвое содержимое на единицу, на вход вычислительного модуля 1,2 подается а 11, которое поступает на первый вход коммутатора 11,2, и с его выхода записывается в узел памяти 13.2 по адресу 3 и в регистр 12.2. В том же такте а 21 подается на вход устройства и записывается в узел памяти 13.1 по адресу 2 и в регистр 12.1, пройдя через коммутатор 11.1, единица из О-триггера 18.1 переписывается в О-триггер 18,2, ЯЯ-триггер 16.3 и ЯЯ-триггер 19,3 устанавливаются в нуль и единицу соответственно. В третьем такте счетчик 15.1 уменьшает свое значение на единицу, на вход модуля 1.3 подается а и =111. которое записывается в узел памяти 13.3 (по адресу 3), в регистр 12,3 появляется на первом выходе устройства и первом входе блока 4, а 21 поступает на вход модуля 1.2 и записывается в узел памяти 13,2 по адресу 3, на вход устройства поступает аз 1 и записывается в узел памяти 13,1 по адресу 1 и в регистр 12,1; единица из О-триггера 18.2 переписывается в Отриггер 18.3 и поступает на управляющий вход блока 4.В четвертом такте счетчик 15.1 уменьшает свое значение на единицу, т.е, до нуля,и на его выходе отрицательного переноса появляется единица, которая поступает на декрементирующий вход счетчика 53, и уменьшает его состояние на единицу, на вход модуля 1,3 подается а 21 = 121, которое записывается в узел памяти 13.3 (по адресу 10 15 30 35(и - 1), т.е. 3, аз 1 =. з 1 перепис;ьэется и, регистра 12.2 в регистр 12.3 и появляетсч на первом выходе устройства, ал переписывается из регистра 12.1 в регистр 12.2, аг 2 поступает со входа устройства через коммутатор 10.1 на первый вход блока 8.1, на второй вход которого поступает а 1 из узла памяти 13,1 (из ячейки с адресом 3), блок 8,1 выполняет операцию деления, и с его выхо; да а 12/а 11 = о 12 поступает на первый вход вычитателя 9.1, который осуществляет пропуск операнда. и ц 12 записывается в регистры 12.1 и 14,1.В шестом такте а 11 = 141 переписывается из регистра 12.2 в регистр 12,3 и появляется на первом выходе устройства, о 12 из регистра 12,1, переписывается в регистр 12.2, О- триггеры 16.1 и 20,1 устанавливаются, соответственно, в нуль и единицу, счетчик 15,1 уменьшает свое значение на единицу, а 22 поступает со входа устройства на второй вход вычитателя 9.1, коммутатор 10,1 пропускает о 12 из регитсра 14.1 на первый вход блока 8,1, на второй вход которого поступает а 21 из ячейки с адресом 2 узла памяти 13,1, блок 8,1 выполняет умножение, вычитатель 9.1 - вычитание, и с его выхода результатт а 22- а 21 а 12 = 22 принимается в регистр 12,1, пройдя через коммутатор 11.1,В седьмом такте о 12 из регистра -12,2 переписывается в регистр 12.3 и появляется на первом выходе устройства, счетчик 15,1 уменьшает свое значение на 1, в счетчик 15.2 записывается значение (п - 1), т.е, 3, О-триггер 20.1 сбрасывается в нуль, 22 из регистра 12,1 переписывается в регистр 12.2 и записывается в узел памяти 13,2 по адресу 3, аз 2 поступает со входа устройства на второй вход вычитателя 9.1, о 12 из регистра 14.1 поступает на первый вход блока 8,1, на второй вход которого поступает аз 1 из ячейки с адресом 1 узла памяти 13.1 и результат аз 2 аз 1 ц 12 =з 2 с выхода вычитателя 9.1 принимается в регистр 12.1.В восьмом такте 22 из регистра 12,2 переписывается в регистр 12.3 и появляется на первом выходе устройства, счетчики 15.1 и 15.2 уменьшают свое значение на единицу, на выходе отрицательного переноса счетчика 15.1 появляется единица, которая уменьшает содержимое счетчика 53 и появляется на входе выбора режима счетчика 15,1, 1 з 2 из регистра 12.1 переписывается в регистр 12,2 и записывается в узел памяти 13.2 по адресу 2, а 42 поступает со входа устройства на второй вход вычитателя 9,1, а 12 поступает на первый вход блока 8.1, на второй вход его поступает а 41 из ячейки узла памяти 13.1 и результат а 42-э 41 о 12 =42 принимается в регистр 12.1.В девятом такте 1 з 2 из регистра 12.2 переписывается в регистр 12.3 и появляется на первом выходе устройства, далее, аналогично пятому такту, О-триггера 16.1 устанавливается.в единицу, в счетчик 15,1 вновь записывается значение (и - 1), 142 переписывается в регистр 12.2 и записывается в узел памяти 13,2 по адресу 1, а 1 з поступает со входа устройства на первый вход блока 8.1, на второй вход которого поступает а 11 иэ ячейки 3 узла памяти 13.1, блок 8.1 выполняет деление и результат а 1 з/а 11 = ц 1 з, пройдя без изменений через вычитатель 9.1, записывается в регистры 12.1 и 14,1,В десятом такте 142 из регистра 12.2 переписывается в регистр 12.3 и появляется на первом выходе устройства, счетчики 15.1 и 15,2 уменьшают свое значение на единицу, на выходе отрицательного переноса счетчика 15,2 появляется единица, которая поступает через элемент И 17,2 на второй вход элемента ИЛИ 22.2, ц 1 з из регистра 12,1 переписывается в регистр 12,2, О-триггер 20.1 устанавливается в единицу, а О- триггер 16.1 - в нуль, а 2 з поступает со входа устройства на второй вход вычитателя 9.1 ц 1 з иэ регистра 14.1 поступает на первый вход блока 8.1, на второй вход его поступает а 21 из ячейки 2 узла 13.1, и с выхода вычитателя 9,1 значение а 2 з-ц 1 з.а 21 = а 2 з принимается в регистр 12,1,В одиннадцатом такте ц 1 з из регистра 12.2 переписывается в регистр 12,3, счетчик 15.1 уменьшает свое значение на единицу, 0-триггер 16.2 и ВЯ-триггер 19.2 устанавлива 1 отся, соответственно, в единицу и нуль, в счетчик 15.2 записывается значение (и - 1), э 2 з ) иэ регистра 12,1 поступает на первый вход блока 8,2, на второй вход которого поступает 122 из ячейки 3 узла памяти 13,2 блок 8.2 выполняет деление, вычитатель 9.2 - прдруск операнда, и результат ц 2 з а 2 з /122 записывается в регистры 12.2 и 14.2, В этом же такте азз поступает со входа устройства на второй вход вычитателя 9.1, ц 1 з иэ регистра 14.1 поступает на первый вход блока 8.1, нэ второй вход его поступает аз 1 иэ ячейки 1 узла) памяти 13.1, и результат азз ц 1 з аз -- азз( принимается в регистр(112,1,В двенадцатом такте О-триггеры 16.2 и 20,2 устанавливаются, сооответственно, в нуль и единицу, счетчики 15.1 и 15,2 уменьшают свое значение не единицу, на выходе отрицательного переноса счетчика 15.1 появляется единица, которая уменьшает содержимое счетчика 53 и появляется на входе выбора режима счетчика 15.1, ц 25 переписывается в регистр 12.3 и п)вляется на первом выходе устройства, азз из регистраЯ12.1 поступает на второй вход вычитателя 9.2 на первый вход блока 8.2 поступает ц 2 з из регистра 14,2, на второй его вход - 1 з 2 из ячейки 2 узла памяти 13,2, и результат азз(1- 5 .ц 2 з З 2 = 1 зз принимается в регистр 12.2. В этом же такте а 4 з поступает со входа устройства на второй вход вычитателя 9.1, ц 1 з ум 35 триггер 20,1 устанавливается в единицу, а 0-триггер 16,1 - в нуль, 14 з из регистра 12.2 переписывается в регистр 12.3 и записывается в узел 13.3 по адресу 2, ц 14 из регистра 12.1 переписывается в регистр 12,2, пройдя через коммутатор 11.2, а 24 поступает со входа устройства нэ второй вход вычитателя 40 9.1, на первый вход блока 8,1 поступает ц 14,на второй его вход - а 21 из ячейки 2 узлапамяти 13.1, и результат а 24-ц 14 а 21 = а 24(1)45 принимается в регистр 12,1,В пятнадцатом такте счетчики 15,1 и15.3 уменьшают свое значение на единицу,в счетчик 15.2 записывается значение (и - 1),0-тригггер 16,2 устанавливается в единицу,50 ц 14 переписывается из регистра 12.2 в регистр 12,3 и появляется на первом выходеустройства, а 24 иэ регистра 12,1 поступает(1)на первый вход блока 8.2, на второй входкоторого поступает 122 из ячейки 3 узла 13,2,55 блок 8.2 выполняет деление, вычитатель9.2 - пропуск операнда, и результат а 24 /22= ц 24 записывается в регистры 12,2 и 14.2. Вэтом же такте аз 4 поступает со входа устройства на второй вход вычитателя 9,1, ц 14 изрегистра 14,1 поступает нэ первый вход бло-. ножается на блоке 8 1 на э 41 из ячейкиУП 13,1 и результат а 4 з-ц 1 з(1)10 а 41 = а 4 з принимается в регистр 12,1,В тринадцатом такте в счетчики 15,3 и15.1 записывается значение (и - 1), т.е. 3, О-триггер 20.2 сбрасывается в нуль, счетчик 15.2 уменьшает свое значение на единицу, 15 Р-триггер 16,1 устанавливается в единицу,(1)12,1 поступает на второй вход вычитателя 9.2, на первый вход блока 8.2 поступает ц 2 з, 20 на второй его вход - 142 из ячейки 1 узлапамяти 13,2 и результат а 4 з ц 2 з 142 = 143(1)записывается в регистр 12,2. В этом же такте а 14 поступает со входа устройства на первый вход блока 8.1, на второй вход кото рого поступает а 11 иэ ячейки 3 узла памяти13.1, блок 8.1 выполняет деление, и результат а 14/а 11 = ц 24 записывается в регистры 12,1 и 14,1.В четырнадцатом такте счетчики 15.1 и 30 15.2, 15,3 уменьшают свое значение на единицу, на выходе отрицательного переноса счетчика 15,2 появляется единица. которая поступает через элементы И 17.2 и ИЛ И 22.2 на управляющий вход коммутатора 11.2, 0ка 8,1. на второй вход его поступает аз из ячейки зла памяти 13,1 и результат аз 4-цц аз = аз 4 принимается в регистр 12,1,В шестнадцатом такте счетчики 15.1, 15,2, 15,3. уменьшают свое значение на еди ницу, на выходах отрицательного переноса счетчиков 15.3 и 15.1 появляются единицы, О-триггер 20.2 также устанавливается в единицу, цг 4 переписывается из регистра 12.2 в регистр 12.3 и появляется на первом выходе 10 устройства. счетчик 53 уменьшает свое значение на единицу (и его содержимое становится равным нуле), и на его выходе отрицательного переноса появляется единица, которая записывается в О-триггер 55 15 по переднему фронту синхросигнала с выхода 7. Таким образом, устройство подготавливается к обработке элементов следующей матрицы, В этом же такте аз 4( иэ регистра(12.1 поступает на вычитатель 9.2, на первый 20 вход блока 8,2 поступае цг 4, на второй его вход - 1 зг из ячейки 2 узла памяти 13.2, и результат аз 4( цг 4.1 зг = аз 4( записывается в(г)регистр 12.2, а 44 со входа устройства поступает на вычитатель 9.1, на первый вход бло ка 8.1 поступает ц 14, на второй его вход поступает а 4 из ячейкизла памяти 13.1 и результат а 44 ц 4 аа =. а 44 принимайется в регистр 12,1. Б этом же такте после установки в единицу О-триггера 55, О-триг гер 16.1 и ВЯ-триггер 19.1 устанавливаются соответственно, в нуль и единицу, а а счетчик 53 записывается п.В семнадцатом такте в счетчики 15.1 и 15,3 записывается значение (и - 1), О-триггер 35 20.2 сбрасывается в нуль, счетчик 15.2 уменьшает свое значение на 1, О-триггеры 16,1 и 16.3 устанавливаются в единицу ЯЯ- триггер 19.3 сбрасывается в нуль, аз 4 из регистра 12,2 поступает на первый вход бло ка 8.3, на второй вход которого поступает 1 зз из ячейки 3 узла памяти 13,3, блок 8.3 выполняет деление, и результат аз 4 /1 зз = цз 4 заг)писывается в регистры 12,3 и 14.3 и пос(тупает на первый выход устройства, 45 а 44из регистра 12.1 поступает на вычита 11тель 9.2, на первый вход блока 8,2 поступает цг 4, на второй его вход - 14 г из ячейки )узла памяти 13,2, и результат а 44 цг 4 14 г = а 44( г)записывается в регистр 12.2, на вход устрой ства поступает элемент абаз следующей матрицы, при этом действия выполняются аналогично первому такту.В восемнадцатом такте О-триггер 16.3 сбрасывается в нуль, а 44( ) из регистра 12.2 55(г)поступает на вычитатель 9.3, счетчик 15.3 уменьшает свое значение на 1. на первый вход блока 8,3 поступает цз 4, на второй его вход - 14 з иэ ячейки 2 узиа памяти 13.3, и результат а 44.- цз 4 14 з - 144 принимается в регистр 12,3 и появляется наарвовы ;ло устройства. По от:;ошен цо к элементам с;,е. дующей матрицы действия выполняются аналогично второлу такту,Далее работа устройства продолжается аналогично с периодом и тактов.Таким образом, время Ш-разложения матрицы в паточном режиме равно и такг тов.Продолжим рассмотрение работы устройства. При реализации обрабоного хода алгоритма 1 аусса все ранее принятые условия продолжают илеть силу, Поступление исходных для блока 4 данных соответствует поступлению элементов 11, ц,) на выход модуля 1,3, Таким образом. элемен; 1; з поступает в блок 4 в четвертом тате,1 г- в пятом, и т.д. Элементы Ь(1 - . 1,и) вектора Ь системы Ах= Ьпоступают, начиная с четвертого такта (по одному за тат в порядке возрастания 1), со второго инфорлационного входа устройства.Как уже отмечалось выше, в третьем та- те О-триггер 18,3 устаналивается в единицу, которая, поступая на управляющий вход блока 4, поступает на входы выбора режима счетчиков 35, 37 и 38 (через элементы ИГ И 31 и 32), на входы О-триггеров ЗЗ и ЗР, на первый вход элемента И 10, и на вход выбора режима счетчика 34, в отарой сраз жс записывается единица. Таким образом происходит начальная установка блока 4,В четвертом такт по переднему фронту синхросигнала с выхода б в счетчики 35, 37 и 38 записывается, соответственно, значения 1, и и (и - 1), О-триггеры 33 и 39 устанавливаются в единицу, а ВЯ-триггеры 30 и Зб - соответственно, з единицу и нуль, единица с выхода О-триггера ЗЗ поступает нэ пер. вый управляющий вход блока 5, сбрасывая в нуль один из счетчиков 61 (в зависимости от состояния )к-триггера 64), Пусть, например, при подаче единицы на вход выоора режима счетчика 61, он работает в режиме вычитания единицы, а при подаче нуля - а режиме суммирования единицы, и пусть )1- триггер 64 находится в единице, Тогда сбрасывается в нуль счетчик 61, с его выхода нулевой адрес через коммутатор 58 поступает на адресный вход блока памяти 57 з, счетчик 61 г не меняет своего состояния, поскольку на выходе элемента И 62 г - нуль, а единица на синхровходе счетчика 61 г блокируется (остается) единицей на первом управляющем входе блока 5, В этом же такте1 с выхода вычислительного модуля 1,3 поступает на второй вход блока 23, на первый вход которого поступает со второго входа устройства (череэ коммутатор 24), блок 23 выполняет деление, вычитатель 27 - про 15 177715410 15 20 40 50 55 пуск операнда, и через коммутатор 26 зна. чение /11 = у 1 принимается в регистры 29 и записывается в узел памяти 28 (по адресу 3) по нулевому уровню сигнала чтения-записи(поступающего с выхода 6), а также поступает на входы данных блоков 571, 572. Кроме того, О-триггер 651 сбрасывается в нуль, а 652 устанавливается в единицу, которая поступает на вход установки блока 3, устанавливая О-триггер 48 в нуль, и записывая в счетчик значение (и - 1),В пятом такте по переднему фронту синхросигнала с выхода 6 триггер 64 сбрасывается в О, по нулевому уровню синхросигнала с выхода 7 происходит запись в блок памяти 571 в ячейку 0 значения у 1, из блока 572 из ячейки с предыдущим адресом (т.к, счетчик 612 не поменял свое состояние) считывается на вход блока 3 значение у 4 предыдущей системыу= Ь, т,е, последнее вычисленное значение предыдущей системы. Таким образом, ка к уже отмечалось выше, ) 1-триггер 64 (который включен так, что работает как Т-триггер) с началом обработки каждой новой матрицы меняет свое состояние на противоположное, и переводит одну половину блока 5 в режим записи результатов обработки блоком 4 текущей матрицы, а вторую половину блока 5 - в режим выдачи предыдущих результатов блока 4 для дальнейшей обработки на блоке 3, либо наоборот, В этом ке такте 2 с выхода выцислительного модуля 1,3 поступает на второй вход блока 23, на первый вход которого поступает у 1 из регистра 29, О-триггеры 33 и 39 сбрасываются в нуль, счетчики 38, 35, 37 уменьшают свое значение на единицу, блок 23 выполняетумножение, на второй вход вь 1 читателя 27 со второго входа устройства поступает о 2, на выходе отрицательного переноса счетчика 35 появляется единица, которая устанавливает в единицу КЯ-триггер 36, с выхода вычитателя 27 значение (Ь 2 - 121 у 1) записывается в узел памяти 28 по адресу 2, В этом же такте в счетчик 50 блока 3 записывается значение (и - 1) из счетчика 51, Р-триггеры 471 и 472 устанавливаются в единицу, которая через элемент И 46(на инверсном выходе О-триггера 48 - единица) поступает на управляющие входы коммутатора 42, сумматора - вычитателя 44 и регистра 43, элемент у 4 предыдущей системы 1 у=. Ь поступает через коммутатор 42 на сумматор-вычитатель 44, который производит пропуск операнда, и значение у 4х 4 записывается в регистр 43 и узел памяти 45 (по адресу 3) по нулевому уровно синхросигнала с выхода 6 блока 3 и поступает на второй выход устройства. В шестом такте з 1 со входа блока 4 поступает на второй вход блока 23, на первый вход которого поступает у 1 из регистра 29, на второй вход вцчитателя 27 со второго входа устройства поступает Ьз, и с выхода вычитателя 27 значение Ьзз у записывается в узел памяти 28 по адресу 1. В этом же такте элемент вз 4 предыдущей матрицы 1. из ячейки 8 блока 572 поступает на умножитель 41, на второй вход которого поступает х 4 из регистра 43, сумматор-выцитатель 44 делает пропуск операнда и с его выхода значение из 4 х 4 записывается в узел памяти 45 в ячейку 2.В седьмом такте 141 со входа блока 4 поступает на блок 23, на первый вход которого поступает у 1, а на второй вход вычитателя 27- Ь 4, значение Ь 4 141 у 1 записывается в узел памяти 28 по адресу О, В этом ке такте и 21 из ячейки 7 блока 572 поступает на умно- житель 41, а на второй его вход поступает х 4, и с выхода сумматора-вычитателя 44 цз 4: х 4 записывается в узел памяти 45 по адресу 1.В восьмол такте ц 12 со входа блока 4 поступает на первый вход коммутатора 26, с выхода которого записывается в регистр 292, из ячейки 6 блока 572 поступает на умножитель 41, на второй его вход подается х 4 и результат(и 4 х 4) записывается в узел памяти 45 по адресу О.В девятом такте 122 со входа блока 4 поступает на второй вход блока 23, на первый вход которого из узла памяти 28 по адресу 2 считывается (Ь 2 121 у 1), и результат (Ь 2-21 у 1)/122 записывается в регистры 29 и в узел памяти 28 по адресу 2, и 12 из регистра 292 переписывается в блок 571 блока 5 по адресу 1, В этол 1 же такте уз предыдущей системы из ячейки 5 блока 572 поступает на второй вход сумматора-вычислителя 44, напервый вход которого из узла памяти 45поступает (из ячейки 2) ызл х 4, и результат узоз 4 х 1= хз принимается в регистр 43 и появляется на втором выходе устройства, В десятом такте у 2 записывается в блок 571 по адресу 2, 1 з 2 со входа блока 4 поступает на блок 23, умножается на нем на у 2 и прозведение поступает на вычитатель 27, на второй вход которого из ячейки 1 узла памяти 28 выдается значение Ьзз уь и с выхода вычитателя результат Ьз;ц у 1-1 з 2 уг принимается в узел памяти 28 в ячейку 1. В этом же такте о 2 з предыдущей системы из ячейки блока 572 поступает на умножитель 41, на второй вход которого поступает хз из регистра 43, пооизведение поступает на сумматор-вычитатель 44, на первый вход которого подается и 24 х 4 из ячейки 1, и результат ц 24х 4+ ц 2 зхз принимаегся в узел памяти 45 по адресу 1,В одиннадцатом такте 2 поступает на блок 23, умножается на у 2, и произведение поступает на вычитатель 27, с выхода которого значение Ь 4-4 уу 2 записывается в узел памяти 28 по адресу О, В этом ке такте ц 1 з предыдущей системы из ячейки 3 блока 572 поступает на умножитель 41, умножается на хз, произведение поступает на сумматор-вычитатель 44, с выхода которого резуль гат ц 1 з хз+ ци х записывается в узел памяти 45 по адресу О.В двенадцатом такте о 3 со входа блока 4 принимается в регистр 292, у 2 предыдущей системы поступает на второй вход сумматора-вычитателя 44, на первый вход которого выдается информация из ячейки 1 узла памяти 45, и результат у 2-ц 2 з хз -ц 24 х 4 = х 2 принимается в регистр 43 и поступает на выход устройства,В тринадцатом такте цз записывается в ячейку 3 блока 571, в 2 з со входа блока 4 принимается в регистр 292, о 2 предыдущей системы из ячейки 1 блока 572 поступает на умножитель 41, где умножается на х 2,далее произведение поступает на сумматор-вычитатель 44, с выхода которого результат о 12 х 2 + о 3 хз + ц 14 х записывается в узел памяти 45 по адресу О.В четырнадцатом такте ц 2 з записывается в ячейку 4 блока 571, со входа блока 4 поступает на второй вход блока 23, на первый вход которого иэ узла памяти 28 по адресу 1 считывается (Ьз-з у-з 2 у 2) и результат (Ьз-з.у-з 2 у 2)/зз =. уз записывается в регистры 29. В этом же такте у предыдущей системы поступает на второй вход сумматора вычитателя 44, на первый вход которого выдается информация из ячейки 0 узла памяти и результат у 1-ц 12 х 2-ц 1 з хз-о 1 а х= х принимается в регистр 43 и поступает на выход устройства, На этом блок 3 заканчивает обработку предыдущей системы. Поскольку блок 3 работает не и тактов, как все остальные блоки и модули, а п(п+1)/2 тактов, для согласования режима его работы с остальными блоками оставшиеся п(п)/2 тактов регистр 43 не принимает новой информации, Установка блока в исходное состояние (подготовка к обработке следующей системы) происходит, как указывалось выше, по единичному сигналу на его входе установки,В пятнадцатом такте уз записывается в ячейку 5 блока 57 поступает на блок 23, умножается на у 5 и полученное произведение поступает на вычитатель 27, на второй вход которого выдается информация иэ ячейки 0 узла памяти 28. и резуль 5 10 15 20 25 30 35 40 45 50 55 тат(Ь 4-13 у 1-42 у 2 14 з;у,") запвывпе сч Р узел памяти 28 по адресу О,В шестнадцатом такте ц 14 со входа блока 4 принимается в регистр 292, в семнадцатом такте ии записывается в блок 57 по адресу 6. а в регистр 292 записывается ц 24. которое в восемнадцатом такте записывается в блок памяти 571 по адресу 7, а в регистр 292 записывается цз 4.В девятнадцатом такте цз 4 переписывается в блок 57 по адресу 8,со входа блока 4 поступает на второй вход блока 23, на первый вход которого считывается информация из ячейки 0 узла памяти 28 и результат (Ь 4-4, у-а 2 у 2-Из уз)/4 = узаписывается в регистры 29, В этом же такте на вход начальной установки блока 4 подается единичный сигнал. На этом работа блока 4 заканчивается.В двадцатом такте у 4 записывается в блок памяти 57 по адресу 9 и здесь же подается единичный сигнал начальной установки блока 5 на его вход обнуления адреса и блока 3 на его вход установки, Далее работа устройства продолжается аналогично,Формула изобретения Устройство для матричных операций, содержащее ивычислительных модулей (и-порядок матрицы коэффицентов) и блок синхронизации. вход запуска которого является входом запуска устройства, информационный вход 1-го вычислительного модуля (1=2, и) подключен к первому выходу (1-1)-го вычислительного модуля, первый выход(п)-го вычислительном модуля является первым выходом устройства, первым информационным входом которого является информационный вход первого вычислительного модуля, вход признака начала ввода столбца и вход синхронизации ввода элементов матрицы 1-го вычислительного модуля подключены соответственно к второму и третьему выходам (1-1)-го вычислительного модуля, вход признака номера вычислительного модуля первого вычислительного модуля подключен к входу логического нуля устройства, входы признака номера вычислительного модуля остальных вычислительных модулей подключены к входу логической единицы устройства, четвертый выход первого вычислительного модуля подключен к входу признака окончания ввода столбца блока синхронизации, первый и второй выходы которого подключены соответственно к входу признака начала ввода столбца и входу синхронизации ввода элементов матрицы первого вычислительного модуля, о т л и ч а ю щ е е с я тем. что, с целью расширения функциональьных возможностей эа счет решения систем линей