Резервированная вычислительная система

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК ВТ ев, А,М.Заяц роектировании радиолокацио и связь, 198 б ВЫ ЧИСЛ Ик вычислительпольэовано при микропроцеси ГОСУЦАРСТБЕННЪЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЪТИЯМПРИ ГКНТ СССР ОМУ СВИДЕТЕЛЬСТВ(56) Авторское свидетельствМг 1245247, кл, Н 05 К 10/00О Об Г 11/20, 1984,Кузьмин С.З, Основы исистем цифровой обработканной информации, М,; Радис.318, рис,8.5.(57) Изобретение относитсяной технике и может быть испостроении параллельных Изобретение относится к вычислительной технике и может быть использовано при построении параллельных микропроцессорных систем повышенной надежности, в частности для цифровой обработки радиолокационной информации (ЦОРЛИ),Цель изобретения - повышение надежности системы за счет сокращения длительности существования скрытых отказов в условиях малой длительности перерыва в работе и низкой достоверности встроенного контроля,На фиг.1 представлена схема резервированной вычислительной системы; на фиг.2 - схема селектора радиолокационных обмоток; на фиг.3 - алгоритм функционирования управляющего процессора; на фиг.4 - временные диаграммы работы селектора радиолокационных отметок; на фиг,5 - схе(я)5 Н 05 К 10/00, 6 Об Р 11/20 сорных систем повышеннои надежности, в частности для цифаовой обработки радиолокационной информации, Система содержит селектор и группу процессоров обработки, входы-выходы которых подключены через системную шину к управляющему процессору, Цель изобретения повышение надежности системы за счет сокращения длительности существования скрытых отказов, Цель достигается тем, что на каждый цикл работы системы назначается пара взаимопроверяемых процессоров, Это позволяет путем сравнения результатоь их работы выявить наличие отказа, или сбоя одного из этих процессоров, Для реализации такого контроля в состав уравляющего процессора введен блок реконфигурации. 1 з,п. ф-лы, б ил 1 табл,ма блока река процессора; на мы работы блокРезервиров тема (фиг.1) соде ционных отмета являются инфор темы, вторые вх входы селекторь первые 5 входыс третьими 6 вх управляющий 7 выходы которог подлкючены к в процессоров об дам селектора,Селекто значения св новые отмет нфигурации управляющего фиг,б - време ные диаграма реконфигурации.анная вычислительная сисржит селектор 1 радиолокак, первые входы 2 которого мационными входами сисоды 3 - синхрониэирующие ; процессоры обработки 4, выходы которых соединены одами-выходами селектора; процессор, пеовые 8 входы- а через системную шину 9 ходам-выходам 10 обмена работки и гервым 11 выхор 1 (фиг,2) включает; блок 12 нободных процессоров (НСП) н ки, содеркащий пера; й 1320 ЗО 35 второй 14 счетчики; дешифратор 15; управляющий 16 регистр сдвига; регистр 17 назначенных свободных процессоров; узлы 18 выбора очередного свободного процессора, состоящие из регистра 19 выбора, первой 20 и второй 21 групп элементов И; третью 22 группу элементов И: первую 23 и вторую 24 группы элементов ИЛИ; последовательно соединенную группу 25 элементов задержки; первый 26 и второй 27 элементы ИЛИ; элемент 28 ИЛИ-НЕ, элемент 29 И, первый 30 и второй 31 элементы задержки, Кроме того, селектор включает: блоки 32 выборки информации об отметках, каждый из которых содержит первый 33 и второй 34 регистры, группу схем сравнения, содержащую первую 35, вторую 36 и третью 37 схемы сравнения; триггер 38 блокировки; первую 39, вторую 40 и третью 41 группы элементов И; первый 42 и второй 43 элементы И; элемент 44 ИЛИ; элемент 45 ИЛИ-НЕ, элемент 46 задержки.Процессор 4(фиг,1) обработки выполняется на базе одного из известных микропроцессорныхых наборов и содержит, например, микропроцессор 47, блоки оперативной 48 (ОП) и постоянной 49 памяти, первый 50 и второй 51 блоки ввода-вывода, Связь между блоками процессора 4 обработки осуществляется через общую внутреннюю шину 52,Управляющий процессор 7 (фиг.1) содержит микропроцессор (МП) 53, одни выходы которого соединены с шиной 54 адреса процессора, вторые и третьи входы- выходы подключены к шине управления 55 и шине 56 данных. К шине 54 адреса подключены также входы первого 57 и второго 58 блоков ввода-вывода, блоков оперативной 59 и постоянной 60 памяти, блока 61 реконфигурации, Вторые и третьи вхадь и выходы блоков 57 - 61 подключенья соответственно к шине 55 управления и шине 56 данных,Выход блока 58 является входом-выходом 62 системы,Блок 61 реконфигурации (фиг,5) управляющего 7 процессора содержи: первый 63 регистр; трехразрядный регистр 64 сдвига с младшим разрядом 65; блок сравнения 66; первый 67 и второй 68 счетчики; второй 69 регистр; первый 70, второй 71, третий 72 и четвертый 73 дешифраторы; третий 74 регистр состояния процессоров обработки; первый 75, второй 76, третий 77, четвертый 78, пятый 79, шестой 80, седьмой 81 и восьмой.82 элементы И; первый 83, второй 84, третий 85, четвертый 86, пятый 87 и шестой 88 элементы задержки; первый 89, второй 90, третий 91 и четвертый 92 элементы ИЛИ; первую 93, вторую 94, третью 95 и четвертую 96 группы элементов И; группу 97 элементов ИЛИ; злемент 98 И-ИЛИ; седьмой элемент 99 задержки; адаптер 100 подключения, первая 101 группа входов-выходов которого является входами-выходами блока 61 реконфигурации и подключается к шинам адреса 54, данных 55 и управления 56. Позициями 102 - 109 обозначены входы и выходы адаптера,Резервированная микропроцессорнаясистема работает в режиме реальнага масштаба времени. В заданные моменты времени, определяемые циклом обзора РЛС, в селектор 1 из устройства первичной обработки(УПО) по информационной шине 2 поступает информация об отметках о целях, при этом процесс приема информации селектором синхронизируется синхроимпульсами СИ 1, СИ 2 и СИ 3, выдававемыми 1 ПО по входам. Длительность цикла работы микропроцессорной системы постоянна, и определяется периодом следования синхроимпульсов СИ 1. Селектор 1 предназначен для установления соответствия между отметками, паступающими по информационной шине 2 и процессором 4, "работающим" с данной целью, а также для назначения на отметки о целях, с которыми не "работает" ни один из процессоров 4, т,е. на отметки о новых целях, свободных процессоров 4, т.е. таких процессоров, которые в очередном такте обработки информации не назначаются на "работу" с какими-либо уже известными целями. В блоках 32 выборки информации аб отметках селектора 1 осуществляется ассоциативнае сравнение поступающих с шины 2 отметок с границами строба тай цели, информацию о которой в данный момент обрабатывает соответствующий процессор 4.Для приема отметок очередного изме- ракия, соответствующий процессор 4 осуществляет "настройку" своего блока 32 выборки информации аб отметках, т,е, передает в нега для ассоциативного сравнения границы строба, экстраполированных на очередное измерение отметок. Передаваемая процессором 4 информация хранится во втором 34 регистре блока 32, Первый 33 регистр блока 32 предназначен для временного хранения информации о каждой очередной отметке, поступающей по шине 2. Первая 35, вторая 36 и третья 37 схемы сравнения осуществляют сравнение содерхсимаго соответствующих полей первого и второго регистров. Блок 12 назначения свободных процессоров на новые отметки предназначен для сбора информации о номерах свободных процессоров, ее хранения и управления процессам назначения сво 16919911 Г, 20 30 Ф 40 45 50 55 бодных процессоров на новые отметки, Первый 13 счетчик блока 12 предназначен для подсчета числа свободных процессоров, назначенных на новые отметки, а регистр 17 содержит информацию о номерах этих процессоров.Процессоры обработки предназначены для выполнения алгоритмов вторичной обработки, причем каждый процессор обрабатывает данные по одной цели. При поступлении очередной отметки в процессор 4 на обработку по входу 5, микропроцессор 47 реализует заданный алгоритм путем выполнения команд, поступающих с блока 49 постоянной памяти и используя данные, поступающие с блока 48 оперативной памяти, Блок 51 обеспечивает обмен информацией с управляющим процессором 7, Блок 50 осуществляет прием данных на обработку, поступающих от соответствующего блока 32 выборки информации об отметках селектора 1, и выдачу в этот блок эталонной информации о границах строба, т.е. обеспечивает обмен информацией между отдельными узлами блока 32 и микропроцессором 47, а именно, программный доступ микропроцессора 47 ко второму 34 регистру блока 32 (по записи) и к группе 41 элементов И (по считыванию), т.е, к первому 33 регистру, Блок 50 ввода-вывода процессоров 4 управляется непосредственно микроп роцессором 47, Соответствующий блок 32 выборки информации об отметках селектора 1, при этом по отношению к блоку 50 ввода-вывода является внешним устройством.Управляющий процессор предназначен для решения всех задач, не связанных со вторичной обработкой информации, а также выполняет функции контроля правильности функционирования процессоров обработки, Принцип контроля правильности функционирования процессоров 4 заключается в том, что на каждый цикл обработки информации назначается пара взаимопроверяемых процессоров, т,е. пара процессоров, реализующих алгоритмы ВОРЛИ для одной и той же цели, что позволяет путем сравнения результатов их работы выявить наличие отказа или сбоя одного из этих процессоров, В случае несовпадения результатов, на следующий цикл пара проверяемых процессоров назначается повторно (повторный контроль). Если при повторном счете вновь не совпадают результаты, то в очередном цикле путем анализа работы следующей проверяемой пары процессоров определяется, какой из процессоров отказывает. Так, если результаты их работы снова не совпадают, то тем самы отказывает контролирующий, работавший в этом и предыдущем цикле процессор. Если результать, совпада" ют, то отказывает процессор, контроливавшийся только в предыдущем цикле Обмен информацией между процессорами 4 обработки и управляющим 7 процессором осуществляется по системной шине 9 под управлением последнего; осуществляется последовательный опрос процессоров 4 по инициативе управляющего процессора 7.Блок 61 реконФигурации управляющего процессора 7 осуществляет "назначение" на очередной цикл пары взаимнопроверяемых процессоров, по результатам контроля выявлет отказавший процессор и хранит информацию о работоспособности процессоров 4 обработки,Первый 67 и второй 68 счетчики задают номера соответственно контролируемого и ко нтрол ирующего и роцессо ров 4. Состояние счетчиков 67 и 68 последовательно изменяется. при переполнении счетчики переключаются в исходное состояние.Регистр 64 сдвига (со сдвигом вправо) обеспечивает хранение результатов контроля пары проверяемых процессоров в течение 3-х циклов, что позволяет определить номер отказавшего процессора 4.Блок 66 сравнения, осуществляя сравнение содержимого счетчиков 67 и 68, обеспечивает исключение случаев назначения одного и того же процессора 4 одновременно в качестве контролирусщего и контролируемого,Третий 74 регистр предназначен для хранения информации о работоспособности процессоров 4 обработки. Разрядность регистра определяется количеством процессоров обработки в системе. Единичное значение разрядов регистра 74 указывает, что соответствующие процессоры исправны, нулевое - отказали.Адаптер 100 обеспечивает подключение блока 61 реконфигурации к внутренним шинам процессора 7. В его функции входит: обеспечение программноо доступа микропроцессора 53 к первому 63 регистру (по записи), к третьему 74 регистру (по считыванию), к счетчикам 67 и 68 (по считыванию), передача управляющих сигналов к и от него блоку 61. Периферийными устройствами по отношению к МП 53 в блоке реконфигурации 61 являются: первый регистр 63, в который записываются результаты сравнения вычислений в паре (контролирующем и контролируемом) процессорах; регистр 74, с которого считывается информация о номере неисправного процессора 4; счетчики 67 и 68, которые формируют номера контролируемого и контролирующего процессоров 4, соответственно и нолера которых переда 1691991ются в МП 53, элементы И 79 - 81, с которых в МП 53 считьвается управляющая информация в виде сигналов ПК, ОП, ОКП и последовательно соединенные 83-88 элементы задержки, на которые иэ МП 53 передается управляющий сигнал для синхронизации работы реконфигуратора 61.Обмен информацией между Внутренней магистралью данных МП 53 и адаптером 100 осуществляется через 8-разрядный двунаправленный канал Д,Для связи с вышеуказанными периферийными узлами реконфигуратора 61 испольэузотся 24 линии Ввода-вывода, сгруппированные В три 8-разрядных канала ВА, В В, В С, нап равлени.- пеоедгчи информации и режимы работы коорых определяются программным способом МП 53,Основные соединения адаптера 100 описаны на примере, когда В составе системы имеется по четыре основных и резервных процессоров,Работа резервированной вычислительной системы иллюстрируется с помощью фиг,3, 4 и 6, Последовательность функционирования системы задается управляющим процессором (фиг.3), ицициалиэацией вычислительной системы, назначением пары взаимопроверяемых г ооцессоров 4 обработки, работой процессооов 4 по реализации ВОРЛИ, примером от процессоров 4 результатов обработки Р";И, анализом результатов взаимопоовеояемых процессоров 4.В результате инициализации вычислительной системы (процедура 2 фиг,3) блоки 48 и 59 оперативной памяти процессоров 4 и 7 загружаются исходными данными, необходимыми для реализации алгоритмов (инициализация происходит через вход 62 системы). В исходном состоянии счетчики и регистры блока 61 реконфигурации устанавливак)тся в следующие состояния: первый 63 оегистр и регистр 64 сдвига - в нулевое состояние, все разряды третьего регистра 74 - в единичное, первый 67 счетчик в состояние 0010 второЙ 68 сче 1 чик в состояние 0,01, Все регистры и счетчики селектора 1 в исходном состоянии устанавливак)тся э нулевое состояние,Перед началом очередного цикла работы системы с помощью блока 61 реконфигурации назначается пара процессоров 4 для взаимного контроля. С этой целью, программным путем осуществляется считывание содержимого первого 67 счетчика (номер контролируемого процессора) и второго 68 счетчика (номер контролируемого процессора) микропроцессором 53 уп ра В- ляющего 7 процессора, Затем управляющ 1 й7 процессор передает в процессоры 4 Обработки информацию, необходимую для настройки блоков 32 выборки информации об отметках селектора 1 на прием соответствующих отметок. При этом блоки 321 и 322 настраиваются на поием информации Одной цели (процедура 3, фиг,3). Настройка блоков 321 и 322 заключается В записи во 10 15 20 2530 35 45 50 ГЯ Вторые 34 регистры информациии о границах строба эстраполированной на очередное измерение отметки. Запись информации Во вторые 34 регистры осущестьляет микропроцессор 4( посредством блока ввода-вывода 50.Затем начинается процесс поиема информации об отметках от УПО и распределения ае по процессорам обработки 4. Перед выдачей блока информации об отметках УПО выдает в селектор 1 го входу 31 синхроимпульс СИ 1 (фиг.2 и 4), по которому обнуляется содержимое первого 13 счетчика и регистра 17 назначенных свободных процессоров, В первый разрядуправляющего 16 регистра записывается 1, а в остальные разряды - нули, СИ 1 поступает на вход первого из последовательно соединенных элементов 25 задержки, и инициирует выдачу на счетный вход второго 14 счетчика последовательности импульсов, благодаря чему в соответствующие регистры 19 узлов 18 выборки очередного свободного процессора заносится информация о номерах свободных процессоров, Если все процессоры свободны, то старшие разряды всех 19 регистров устанавливаются в единичное состояние, Свободность процесСора определяется по содержимому второго 34 регистра соответствующего блока 32 выборки информации об отметках (все разряды в нулевом ; остоянии), Затем УПО выдает по шине 2 б; ока инфоомацию об отметках, который "редставляет собой последовательностью кодов, характеризующих отметку и передается параллельно, КаждыЙ раз. перед Выдачей кода очередной отметки, и после выдачи кода последней отметки, УПО выдает в селектор 1 по входу 32 синхроимпульс СИ 2, СИ 2 поступае на вход второго 31 элемента задержки блока 12 и, если триггер 38 блокировки блока 32 в нулевом состоянии, т.е. код соответствующей отметэ блоком 32 эще не принят на вход элемента 46 задержки, то кроме того, обнуляет содержимое первого 33 регистра, После записи информации об очередной ометке (кода очередной отметси) В первый 33 регистр по задержанному сигналу СИ 2 осуществляется ее сравнение с содержимым Второго 34 регис-рэ посредством схем 35, 36 и 37 сравнения. Если по итсчении Времени, необходимого для ана 1691991 1010 15 20 25 30 3" 50 55 лиза информации в схемах 35. 36 и 37 сравнения, на выходах всех трех схем сравнения появятся единичные сигналы, то это свидетельствует о том, что очередная отметка попадает в строб, информация о границах которого хранится во втором 34 регистре блока 32, При этом триггер 38 блокировки переводится в единичное состояние и тем самым блокируется запись информации о последующих отметках в первый 33 регистр блока 32, Задержанный посредством второго 31 элемента задержки, СИ 2 поступает на первый вход элемента 29 И, Если информация о данной отметке не принимается на одним из блоков 32, то на выходе элемента 28 ИЛИ-НЕ сохраняется единичный сигнал, который поступает на второй вход элемента 29 И, В результате чего, появляющийся на выходе элемента 29 И, единичный сигнал инициирует выборку информации о номере очередного свободного процессора, который назначается на обработку информации о данной отметке, Б соответствующий этому процессору 4 блок 32 выборки информации об отметках с выхода элемента ИЛИ группы 24 поступает единичный сигнал, который через элемнет 44 ИЛИ устанавливает соответствующий триггер 38 блокировки в единичное состояние,По окончании выдачи блока информации об отметках УПО выдает в селектор 1 па входу Зз синхроимпульс СИ 3, по которому содержимое первых 33 регистров всех блоков 32 выборки информации об отметках считывается в блоки оперативной памяти 48 посоедством блоков 50 ввода-вывода соответствующих процессоров обработки 4. По СИ 3 обнуляется содержимое вторых 34 регистров и триггеров 38 блокировки блоков 32 и регистров 19 блока 12 НСП. Информация о числе свободных процессоров 4, предназначенных на обработку информации о новых отметках, и номерах этих процессоров считывается с первого 13 счетчика и регистра 17 соответственно микпропроцессором 53 управляющего 7 процессора через системную шину 9, посредством ввода-вывода 57, Если возникает такая ситуация, что в блок ОП 48 процессора 4, назначенного на"работу" по конкретной цели, по СИ 3 считывается нулевая информация. т,е. содержимое первого 33 регистра - нули, то это значит, что в данном такте работы РЛС ни одна отметка не попадает в заданный сраб - происходит пропуск цели. После приема отметок, процессоры 4 запускаются на их обработку. Результаты реализации алгоритмов ВОРЛИ данного цикла передаются в управляющий 7 процессор, в том числе экстраполированные отметки на следующий цикл измерения, размеоы строба и ковэриационная матрица ошибок,При получении информации от процес саров 41 и 42 упрэвляощий, процессор 7 программно осуществляет сравнение результатов их работы, и код сравнения передает в блок 61 реконфигурации на регисто 63. Одновременно по шине 55 управления выдается сигнал пуска в блок 61. Через вход 102 адаптера 100 сигнал пуска поступает на вход группы 83 - 88 элементов задержки, которая формирует сигналы управления работой блока 61 реконфигурации,Пусть код сравнения содержимое регистра 63) равен нулю, т.е. результаты работь 1 проверяемых процессоров 41 и 42 совпадают(1 цикл, фиг,б), тогда по сигналу с выхода первого 83 элемента задержки через элемент 98 И-ИЛИ на вход 65 регистра 64 сдвига поступает нулевой сигнал. Нэ выходах элементов И 79-81 устанавливаются нулевые сигналы, которые закрывают по одному из входов элементов И 94 и 95, поэтому содеркимов регистра 74 не изменяется. По сигналу с выхода элемента 85 задержки содержимое счетчика 67 передается на второй 69 регистр, а по сигналу с вьхода элемента 86 задержки через элемент И 75 и элемент ИЛИ 89 содеркимое счетчика 67 увеличива ется на единицам, т,е, 0.011. По сигналу с выхода элемента 88 задержки содержимое регистра 64 сдв:.гэетс=. вправо на один разряд, Таким образом, з след,чогцем цикле рэ- ЙОТЫ СИСТЕл,Ы ВЗЭИМНО ПРОВЕРЯЮТСЯ процессоры 41 и 4 з. э нэ втором 69 регистое хранится номер процессора, который проверялся в предыдущем цикле.Последовательность назначения пары взаимопроверяемых процессаоов показана в таблице.Управляющий процессоо 7 считывает содержимое счетчиков 67 и 68. и передает в процессор 41 (контролирующий, номер которого определен содержимым счетчика 68) информацию для его настройки на обработку отметок цели, которую сопровождает(или ведется завязка траектории) и роцессор 4 з.Затем аналогично выполняется обработка отметок цели следующего второго цикла, где результаты работы процессоров 4 также передаются в управляющий процессор,Если результаты работы провеояемых процессоров 41 и 4 з не совпадают (2 цикл, фиг.б), то на вход 65 регистра 64 поступает единичный сигнал, устанавливающий младший рэзояд 65 в единицу. По сигналу выхода элемента 84 задержки и состоянию регистра 64 (код 100) нэ выход элемента И 81 вырабатывается сигнал Пл (повторныйконтроль), который поступает на вхоц 1 И блока 100, В соответствии с состоянием регистра 64 (код 100) закрьваются элементы И 75-77 и содержимое счет гь ка 67 не изменя ется, Поэтому в очерсднгм цикле праверяе. мая пара процессоров также 41 и 4 з.Допустили результаты работы процессоров 41 и 4 з вновь не совпадают (3 цикл фиг.б), т,е, один из проверяемых процессоров отказывает, тогда на регистр 63 посту. пает код Отличный сгь нуля, и в разряд 65 регистра 64 записывае"ся вновь единица, Номер отказавшего процессора определя. ется в следующем цикла обработки измере ний, а на следующий цикл для .з:"-:имногс контроля назначается пара процессоров 4; и 44. Это гьрОисходгьт сгг."Дугощим Образом, По сигналу с элемегп а 85 задержки содержимое счетчика 67 (код 0011) передается на регистр 69. По сигналу с элемента 86 задержки, и В соотвстствии с состоянием 110 регистра 64, через элемент И 76 и элемент ИЛИ 89 содер.кимов счетчика 67 увеличивается на еди ь ги цу (код 0,0100),По сигналу с выхода элемнета 88 эадер. жки содержимое регистар 64 будет сдвигаться вправо на 1 разрядЕсли резульгаты рабоы процессоров 4 ь и 44 в четвертом цикле сов:гадают (4 цикл, фиг.б), то в разряд 65 регьлст,.ьа 64 записывается нулевое зна-генке, По сигналу с элемента 84 ЗадЕржгИ И Ссстоя .,.Ю рЕГИСтра 64(КОД 011) на выходе элемагпа И 80 появляется сигнал ОП (стказ процессора контролируемого), оторый поступает на вход 105 адаг. тера 100 и на ВОД Группьг 94 элементов, Номер отказавшего процессора хранится на регистре 69, На соответствующем выходе дешифратора 71 находится единичный сигнал, который открывает один из элементсв 94 и устанавливает соответствующий раэ ряд регистра 74 в нулевое состояние (в нашем случае 3 разряд), Управлян 7 щий процессор 7 передает цель обработки информации, которую производит отказавший процессор, свободному процессору 4.Если же результаты работы процессоров 41 и 44 вновь не совпадают (7 цикл, фиг,б), то принимается решение, что Отказывает контролирующий процессор, В этом случае по сигналу с выхода элемента 84 задержки и состоянию регистра 63 (кзд 111) 8 Диничный сиГнал Вы 7 абьатььвается на выходе элемента И 79 ОКП (отказ контролирующего процессора). Через соответствующий элемент И 95, как и при Отказе контролируемого процессора, в нулевсе состояиие устанавливается один из разрядов регистра 74 состояний(1 разряд). По сигналу с выхода элемента 86 задержки чере. элемент 78 и и5 г 0 г 5 20 25 30 35 45 50 55 элемент ИЛИ 91 содержимое счетчик,-. 68 увеличивается на единицу, т.е. в качестве контоолирующего процессора выступает процессор 42, При этом упоавляющий процессор передает цель процессора 42 свободному процессору.При назначении Очередной пары процессором для взаимного контроля возможна ситуация, когда содержимое счетчиков 67 и 68 указывает номер откГзавшего процессора 4, т.е, соответствующий разряд регистра 74 находится в нулевом состоянии, В э гом случае по сигналам с выходов элемента 87 задержки через элементы И 93, элемент ИЛИ 90, элемент ИЛИ 89 или элементы И 96, элемент ИЛИ 92, элемен, ИЛИ 91, содержимое счетчиков о 7 или 68 соответствен но увеличивается на 1 (или на 2, ььли на 3, в ЗВВИСИМОСТИ От КОЛИЧЕСтеа ПОДРЯД Отказааших процессоров 4, поэтому с выводов элемента 87 задержки снимается несколько сигналов).Кроме того, если содержимое счетчиков 67 и 68 совпадает, то на выходе блока бб сравнения появляется единичный сиГнал, и по очередному сигналу с выхода элемента 87 задержки через элемент 82 И, элемент 90 ИЛИ и элемент 89 ИЛИ, содержимое счетчика 67 еще раз увеличивается на единицу.Таким образом, в каждом цикле последовательно-взаимно контролируется пара процессоров 4 обработки.Формула изобретения 1, Резервированная вычислительная система, содерхащая группу процесоров обработки, входы-выходц обмена которых обьединены через системную шину. о т л ич а го щ а я с я тем, что, с целью повышения , адежности, в систему введены селектор ,-.Вдиолокационных отметок и упоавляю;:, ий процессор, входы-выходы обмена кото:ых подключены к одноименным выходам-входам процессоров обработки Группы, информационный вход и групповой вход синхронизации селектора радиолокационных Отм 8 ток являются Одноим 8 нными входами системы, информационный вход- выход управляющего процессора является одноименным входом-выходом системы, а информационные входы-выходы процессоров Обработки группы подключены к соотВВтствуьощим информдционньгм выходам-входам селектора радислокацион,гых Отметок, причем селектор радиолокационных отметок содержит группу блоков выборки информаци об отметках и блок назначения свободных процессоров на новые сгь метки, содержащии группу из гп узлов вц- бООВ ОчередногО свободнОГО ьь 7 ОЦ 8 ссОра, аждыи г-ьь узел выбора Очередного свобод 13 1 б 91991ного процессора состоит из последовательно соединенных первой группы в+1) элементов И, (щ-(-1-разрядного регистра выбора и второй группы (в+1) элементов И, кроме того блок назначения свободных процессоров на новые отметки содержит первый и второй счетчики, дешифратор, управляющий регистр сдвига, регистр назначенных свободных процессоров, третью группу элементов И, первую и вторую группы элементов ИЛИ, группу последовательно соединненых элементов задержки, первый и второй элементы ИЛИ, элемент ИЛИ-НЕ, элемент И, первый и второй элементы задержки, а каждый блок выборки информации об отметках группы содержит первый и второй входные регистры, группу схем сравнения, триггер блокировки, первую-третью группы элементов И, первый и второй элементы И, элемент задержки, элемент ИЛИ-НЕ и элемент ИЛИ, причем в каждом блоке выборки информации об отметках группы, первый вход первого элемента И соединен с первыми входами элементов И первой группы и подключен к выходу триггера блокировки, второй вход первого элемента И подключен к второму входу группового входа синхронизации селектора радиолокационных отметок, выход первого элемента И подключен к входу синхронизации первого входного регистра и через элемент задержки к первым входам элементов И второй группы, вторые входы которых соединены с первыми входами соответствующих элементов И третьей группы, и подключены к соответствующим разрядам выхода первого входного регистра, информационный вход которого соединен с выходом элемента И первой группы, вход сброса триггера блокировки подключен к третьему входу группового входа синхронизации селектора радиолокационных отметок, и соединен с входом синхронизации второго входного регистра и вторыми входами элементов И третьей группы, информационные выходы второго входного регистра подключены к входам элемента ИЛИ-НЕ и к первым информационным входам соответствующих схем сравнения группы, вторые информационные входы которых подключены к выходам элементов И второй группы, выходы схем сравнения группы подключены к входам второго элемента И, выход которого соединен с первым входом элемента ИЛИ, выход которого соединен с входом установки триггера блокировки, информационные входы второго входного регистра и выходы элементов И третьей группы каждого блока выборки информации об отметках группы составляют 5 10 15 20 25 30 35 40 45 50 55 соответственно входы и выходы информационных входов-выходов селектора радиолокационных отметок, информационный вход селектора радиолокационных отметок подключен к вторым входам элементов И первой группы всех блоков выборки информации об отметках группы, а в блоке назначения свободных процессоров на новые отметки, счетный вход первого счетчика соединен с входом синхронизации регистра назначения свободных процессоров, с первым входом элементов ИЛИ второй группы и подключен к первому входу группового входа синхронизации селектора радиолокационных отметок, подключенного также к входу первого из группы последовательно соединенных элементов задержки, выходы каждого из элементов задержки группы подключены к соответствующим входам первого элемента ИЛИ, а выход последнего из элементов задержки группы через первый элемент задержки блока назначения свободных процессоров на новые отметки соединен с вторыми входами элементов ИЛИ второй группы и входом сброса второго счетчика, счетный вход которого подключен к выходу первого элемента ИЛИ, а выход второго счетчика подключен к входу дешифратора, выходы которого подключены к первым входам соответствующих элементов И третьей группы, выход каждого элемента И третьей группы соединен с первыми входами элементов И первой группы элементов И с первого по 1-й узлов выбора очередного свободного процессора группы, выходы соответствующих элементов И второй группы узлов выбора очередного свободного процессора группы подключены к входам соответствующих элементов ИЛИ второй группы, выходы которых подключены к информационным входарегистра назначения свободных процессоров и входам второго элемента ИЛИ, соответствующие входы которого подключены к выходам элементов И первых групп всех узлов выбора очередного свободного процессора группы, синхронизирующие входы регистров выбора всех узлов выбора очередного свободного процессора группы соединены с третьим входом группового входа синхронизации селектора радиолокационных отметок, в блоке назначения свободных процессоров на новые отметки выход второго элемента И подключен к первым входам элементов И второй группы всех узлов выбора очередного свободного процессора группы, вторые входы элементов И первой и второй группы каждого узла выбора очередного свободного процессора группы подключены к соответствующим выходам управляющегорегистра сдвига, в;:Од г,;ига к;торого соединен с выходом второго элемента ИЛИ, а в)ормациониые входы упавляюше(о регистра сдвига подкл(оче)(и к выходам элементов ИЛИ Второ. Гуг 3(, вт.00 й вход группового входа синхрсизгцлл сеэх;ора радиолокационнь(х о;и.Пок через второй элемент задер)ккл подклк)чен к пэГ 3(3 ому входу элемента И, второй вход ко(орого сп. единен с выходом элеме:(т.3 ИЛИ-Г, а выход элемента И соединен с входам сброса первого счетчика, выход когорого и выход регистра назначения свободньх процессоров составляю выход Входа-выхода Обмена селектора Оадиолокац(,ннь(х от,;е-ок, выходыэлеме( тов И(У Второй груп(3:.-.бяока назначения свободных процессоров на но- ВЫЕ ОтМЕтКИ СОЕДНВЧЬ С ВТОРЫМИ ВХСДВМИ элементов ИЛИблоков вьборки информации ОЬ Отметках рупг(ы, Выходы вторых эл;". ментов И и элементов ИЛИ(-1 Г:.блоков вь оорки информации об отметках группы подклк)чены квходам э(18 ента ИЛИЕ и вторь(м входамэлеменпгов И второй группь элементов И блока назна ения свободнь:х процессоров на новые отметки,2, Система поп.1,отличающаяся тем, что управляющий процессор содержи( микропроцессор, первый и второй 1)локл ввода-вывода, блок( оперативной и посто. я н н 0 й памяти и б л О к;) 8 к 0 (. Р и Г у р а Ц х( и в х 0- ды-выходы данных адресов и управления которых соответстгенно соединены, вход выход Обмена управляюцего про( -., Сора подкл(с (ен к входу-выходу первогс блокг ввода-вь.воде,: инфопмационный вход-вы ход чг(равля(ащего процессора соединен с вх дом-выходом второго блока ввода-вьво. да, гричем блок реконфигурации содержит первый- ретлй регис. рь, регистр сдвига. блок сравне(3 я, первьи втопой счетчик, первый-четвертый дешифраторы, первый- восьмой элементы И, первую-четверту(с группы элементов И, группу элементов ИЛИ, элемент И-И Г И, первый- ет верты элементы ИЛИ, семь эгементов задержки и адаптер под(;почения, первый-третий вхо. ды-выходь которого являготся соответст.венно входом-выходом данных, адресов и управления блока реконфигурации, выход синхронизации адаптера подключенипод. ключен к входу первого из последоватэльно соединенных первого-ше.того элементг)(-, задер)кки, выход которого подключен,: пер в;(м Входам элемента И-И.Л И, выход второ: с элемента задержки Г(одкпючен к первым вхо дам пятого-ведьма(О элементов И, третье(с - к входу си(.(хронизации Второго р 8 гистра, Выход четвертого элемента задеоии под. кл(очен к первым входам первоо (ет(38)то;30 го элементов И, в (ход г(ятого элемента задеркки под . (8(, к 8.Вьм входам элементов ( перьо( и чевертсй группы, а шестого сг(емента эадер. (ик входу сдвига регистр, сдвига, инфор(ационный выход адаптера -:эдключения соединен с инфора(3 ло(ны( Входом первого регистра, выходы .ГГ)3)-с соединены с вторыми входамиэлемента И-ИЛИ, выход которого подклю;, ,рормационому входу первоо разряда ре(истра сдвига, прямой выход первого раз Яда которого соединен с вто;.(ь(ми входа(3 л второго, тре(ьего, пяого и седьмого эл (ментов И, а инверсный выход - С ВТОРЬл ":,ДОМ ПРРВОГО И Ш 8 СТОГО Э 18(48 Н(0 з ,/1, п,)ямои (3 ыход (3 торого раэрЯда региГТРВ 3 СДс ИГа ПОДКЛЮЧЕ( К ТРЕТЬИ(1 (3 ХОДЭМ зтсрОГО, ,Ято О и шестзгб элементов И, а лВСрСЬ(Ы(:(ХОД ВтОрОГО раэряда - К трЕтЬ- ему входу седьмого элемента И, инвеосный ВЫХОД (рЕГЬ 8 ГО )1-яда рЕГИСтра СДВИГа СО- единен с ретьлм Входом первого Элемента И, а прямой (33.(хад трепого разряда - с третьим вход., етьего земента И к четВертыми Вхгдами пятОГО и шсстОГО элементов И, выхс цы первого-третьего элементов И и второго зле "8(зта ИЛИ соединены с состветству(ощ,ми входами первого элемента (",3. Выход которо(о подкл,очен к счетному : ходу первого счетчика, выход которого, 1 одключен к лнформационным входам перОго дешифратора, второго регистра, к первому информационному входу блока сравнения л первому информационному вх),.",у адап 1.:,)а перекл;очения, зыход чет- Р -,ртого элемента И соединен с первым вхо,(.,ом третьегэ элемента ИЛИ, к второму -ходу которого подключен выход чегвертого элемента ИЛИ, а к выходу - счетный входгорого счетчика, информационный выход 3 горого С.единен с вторыми информацин(,ым(3 входами блока сравнения и адаптеОа подкл(очения, и с информационными входами третьего и четвертого дешифраторов, выход зторого регистра соединен с информацион ным входом ВтороГО дешифратора, выходы пятого-седьмого элементов И подключены к первому - третьему входам управления адаптера г(одкго 333 ля соответственно, выход пя ого элемента И (ОДключ 8 н к п 8 рВым ВхоДам э(ВМРнтов И третьей группы и через седьмой элемент задержки соедине 3 . Вторым входом чет- ВВОТОГО ЭЛВ 38 нта 3, а Е)ых(1 Д Ш 8 СТОГО ЭЛВ- менГа И ОРдинен с ВтОрыми входами : лементв И второйруппы, ВыхОДЬ (18 рвоГО - четвелт"ОГО Деш н 1 рато"30 В поДкл ючен ы кключены к входам второго и четвертого элементов ИЛИ соответственно, а выходы элементов И второй и третьей группы подключены к первым и вторым входам соответствующих элементов ИЛИ группы, выходы которых подключены к информационным входам третьего регистра, инверсные выходы разрядов. которого подключены к третьим входам соответствующих элементов И третьей и четвертой групп и к третьему информационному входу адаптера подключения, а выход блока соав нения подключен к второму входу восьмогоэлемента И, выход которого подключен к соответствующему входу второго элемента ИЛИ.