Устройство для сопряжения процессора с периферийными устройствами

(51 6 Р 13/О ВЕННОЙ КОМИТЕТ СССРИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ГОСУДА ПО ДЕЛ(54)(57) 1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРА С ПЕРИФЕРИЙНЬМИ УСТРОЙСТВАМИ, содержащее блок управления, дешифратор, первый регистр адреса, причем группа тактовых входовдешифратора и первая группа входовблока управления подключены к группесинхровыходов процессора, группа информационных входов дешифратора ивход блока управления подключены кгруппе информационных выходов процессора, стробирующий вход дешифратораподключен к стробирующему выходу периферийного устройства, первая группа информационных выходов первогорегистра адреса подключена к группеинформационных входов периферийногоустройства, при этом первая группавыходов дешифратора соединена с второй группой входов блока управления,первая группа выходов которого соединена с группой управляющих входовдешифратора,. вторая группа выходовкоторого соединена с первой группойинформационных входов первого регистФра адреса, вход чтения которого соединен с первым выходом блока управления, о т л и ч а ю щ е е с я тем,что, с целью увеличения быстродейстБО 1359780 вия, в него введены блок формирования запроса прерывания, регистр маски, узел триггеров анализа, второй регистр адреса, причем группа информационных входов второго регистра адреса поцключена к группе информационных выходов процессора, группы синхровходов блока формирования запроса прерывания, регистра. маски и узла триггеров анализа подключены к группе синхровыходов процессора, выход блока формирования запроса прерывания подключен к входу запроса прерывания процессора, при этом второй выход блока управления соединен с первым информационным входом узла триг- Я геров анализа, второй информационный вход которого соединен с информационным выходом регистра маски, группа информационных входов которого соединена с второй группой информацион- а ных выходов первого регистра адреса, вторая группа информационных входов которого соединена с группой информа-ционных выходов второго регистра ад- в реса, выход которого соединен с входом записи первого регистра адреса, третья группа выходов дешифратора соединена с группой входов записи второго регистра адреса и группой входов установки блока формирования запроса прерывания, группа выходов которого соединена с группой стробирующих входов второго регистра адре- ф са, вход разрешения которого соединен с третьим выходом блока управле ния, вторая группа выходов каторого соединена с группой разрешающих входов блока формирования запроса прерывания, вход запуска которого соединен с выходом узла триггеров анализа.1359780 16заносятся ьщадшие разряды моднфи- формируются управляющие сигналы цирозанного текущего адреса в счетчик перезаписи предварительного адреса 58 блока 2 управления; из регистра 62 в регистр 59, а такжеанализируется соответствующий раз- управляющие сигналы на организацию5ряд .текущего адреса на предмет изме- записи очередного предварительного пения его полярности и фиксации это- адреса, которые снимаются с единичго изменения в регистре 7 маски путем ного и нулевого выходов триггера 73 выработки управляющего сигнала с вы- и выхода элемента И 71 блока 5, хода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 83; 1 О Устройство выполняет свои функциидо тех пор, пока не будут переданыформируется при необходимости в . все байты данных между каналом ввоопределенный момент времени управляю- да-вывода и периферийным устройством, щий сигнал, определяющий конец пере- определяемые счетчиком байтов данных, дачи очередного блока данных, кото б хранящихся в регистре 29 дешифратора рый снимается с единичного выхода 2. После этого работа устройства затриггера 78 узла 6 триггеров анализа, канчивается.ОСоставитель Е. БударинаРедактор А. Лежнина Техред М.Ходанич. Корректор И, Мус 671 Заказ 615ВНИИПИ писк ииу д 4 130 Ужгород, ул, Проектная оизводственно-полиграфическое предприят 50 ТирГосударственно по делам изобретен 5, Москва, Ж, Р 1359780РЕ комитетай и открытушская на2, Устройство по п,1, о т л и - ч а ю щ е е с я тем, что блок управления содержит счетчик, семь триггеров, семь элементов И, два элемента ИЛИ, элемент НЕ, причем информационный вход счетчика является входом блока упранления, нулевой вход первого триггера, первые входы первого, второго, третьего и четвертого элементов И, синхранходы второго, третьего, четвертого, пятого и шестого триггеров образуют первую группу входов блока управления, первые входы пятого и шестого элементов И, первый вход первого элемента ИЛИ, нулевой и едипгяный входы седьмого триггера образуют вторую группу. входов блока управления, выход четвертого элемента И является первым выходом блока управления, выход четвертого триггера соединен с информационным входом пятого триггера, вторым входом первого элемента ИЛИ, первым входом седьмого элемента И и является вторым выходом блока управления, выход седьмого элемента И является третьим выходом блока управления, выходы третьего и седьмого элементов И, счетчикачетвертого триггера образуют первую группу выходов блока управления, выходы четвертого и седьмого триггеров образуют вторую группу выходов блока управления, при этом в блоке управления первый вход пятого элемента И соединен со счетным входом счетчика, вход записи которого соединен с выходом элемента НЕ, вход каторога соединен с выходом второго элемента ИЛИ, первый вход которого соединен с выходом пятого элемента И, второй вход которого соединен с нулевым выходам первого триггера, единичный выход которого соединен с первым входам режима работы счетчика и вторым нходам первого элемента И, выход которого соединен с вторым входом второго элемента ИЛИ, выход первого элемента ИЛИ соединен с вторым входом второго элемента И, выход которого соединен с единичным входом первого триггера, второй вход режима работы счетчика соединен с выходам седьмого триггера, второй вход седьмого элемента И соединен с первым ,входам третьего элемента И, второй вход которого соединен с выходом шестого триггера,.информационный вход котороГо соединен с выходом пятого триггера, информационный вход четвертого триггера соединен с единичным выходом третьего триггера, нулевой выход которого соединен с вторым входом шестого элемента И, выход которого соединен с информационным входом второго триггера, выход которого соединен с информационным входом третьего триггера и вторым входом четвертого элемента И.3. Устройство по п,1, о т л ич а ю щ е е с я тем, что блок формирования запроса прерывания содержит три триггера, пять элементов И, элемент ИЛИ, причем единичный вход первого триггера и первый вход элемента ИЛИ образуют группу входов установки блока формирования запроса прерывания, синхровход второго триггера и перньп вход первого элемента И образуют группу синхронходов блока. формирования запроса прерывания, первый и второй входы второго элемента И образуют группу разрешающих входов блока формирования запроса прерывания, третий вход второго элемента И является запускающим входом блока Формирования запроса прерывания, единичный и нуленай выходы второго триггера образуют группу выходов блока формирования запроса прерывания, выход третьего элемента И является выходом блока формирования запроса .прерывания, при этом и блоке формирования запроса прерывания единичный выход второго триггера соединен с вторым входом первого элемента И и первым входом четнертога элемента И, второй вход которого соединен с первым вхоцом первого элемента И, выход которого соединен с нулевым входом первого триггера, единичный выход которого соединен с первым входом пятого элемента И, .второй вход которого соединен с синхровходом второго триггера, информационный вход которо-, го соединен с выходом пятога элемента И, третий вход которого соединен с нулевым выходом третьего триггера, ну левой вход которого соединен с выходом второго элемента И, второй вход которого соединен с первым входом третьего элемента И, второй вход которого соединен с нулевым выходом первого триггера, выход четвертого элемента И соединен с вторым входом элемента ИЛИ,выход которогосоединен с единичньи входомтретьего триггера,1 135Изобретение относится к вычислительной технике, в частности к устройствам управления обменом данными, и может быть использовано для управления передачей данных в каналах вво. да-вывода ЭВМ.Цель изобретения - увеличение быстродействия при организации блочного обмена данными.На фиг.1 изображена схема предлагаемого устройства для сопряжения, на фиг,2 - схема дешифратора; на фиг.З - схема блока управления; на фиг.4 - схема первого регистра адреса; на фиг.5 - схема второго регистра адреса; на фиг.6 - схема блока Формирования запроса прерывания; на фиг.7 - схема узла триггеров анализа; на фиг.8 - схема регистра маски; на Фиг.9 - схема выработки синхроимпульсов СИ 1-СИ 8Устройство для сопряжения процессора с периферийными устройствами содержит (Фиг.1) дешифратор 1, блок 2 управления, первыи регистр 3 адреса, второй регистр 4 адреса, блок 5 формирования запроса прерывания, узел 6 триггеров анализа, регистр 7 маски, информационный вход 8, управляющий вход 9, групповой синхронизирующий вход 10, информационные и управляющие входы 11-14, информационный выход 15, информационные и управляющие входы 16-22,и выход 23 запроса преры:ванияНа фиг.1 обозначены также внутренние связи 24-26 устройства. Дешифратор 1 (фиг.2) содержит первый регистр 27, второй регистр 28, третий регистр 29, первый элемент И 30, второй элемент И 31, третий элемент И 32, первый групповой элемент И 33., второй групповой элемент И 34, первый триггер 35, второй триггер 36, элемент ИЛИ 37, групповой элемент ИЛИ 38, элемент НЕ 39 и дешифратор 40.Блок 2 управления (Фиг.З) содер.жит пятый элемент И 41, первый элемент И 42, второй элемент И 43, седьмой элемент И 44, третий элемент И 45, шестой элемент И 46, четвертый элемент И 47, первый триггер 48, седьмой триггер 49, второй триггер 50, третий триггер 51, четвертый триггер 52, пятый триггер 53, шестой триггер 54, первый элемент ИЛИ 55,97802второй элемент йП 1 56, элемент НЕ 57и счетчик 58.Первый регистр 3 адреса (фиг.4)содержит регистр 59 хранения основ 5ного адреса, групповой элемент И 60и групповой элемент ИЛИ 61Второй регистр 4 адреса (фиг.5)содержит регистр 62 хранения предварительного адреса, первый групповойэлемент И 63, второй групповой элемент И 64, элемент ИЛИ 65 и групповой элемент ИЛИ 66,Блок 5 Формирования запроса преры 15 вания (Фиг,6) содержит первый элемент И 67, четвертый элемент И 68,второй элемент И 69, пятый элементИ 70, третий элемент И 71, первыйтриггер 72, второй триггер 73, третийтриггер 74 и элемент ИЛИ 75.Узел 6 триггеров анализа (фиг.7),содержит первый триггер 76, элементИ 77 и второй триггер 78,Регистр 7 маски (фиг.8) содержит25 регистр 79 маски, группу элементовИ 80, групповой элемент ИЛИ 81, триггер 82 и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 83,Дешифратор 1 предназначен для дешифрации на дешифраторе 40 микрокоЗ 0 манд, поступающих с информационноговхода 8 или из регистра 27, храненияи модификации счетчика байтов данныхв регистре 29, а также выработки сигнала счета, который с выхода элемен 35 та И 32 поступает на групповой управляющий выход 12.Дешифратор работает следующим образом.По микрокомандам, которые. посту 4 О пают в регистр 28 по специальным линиям с информационного входа 8, дешифратор 40 вырабатываетс первого выхода управляющий сигнал записи кода операции с информа 45 ционного входа 8 в регистр 27. Этазапись осуществляется в процессе выполнения команды ввода-вывода и выполняется таким образом, что в зависимости от кода операции (запись иличтение) в регистр 27 заносится аппаратно сформированная микрокомандаПАМЯТЬ, которая затем по управляющему сигналу, поступающему с группового управляющего входа 11 на первыйвход элемента И 30, стробированногов определенный момент времени посинхроимпульсу СИЗ, поступающему на80 4ционного входа 8 по управляющему сигналу, полученному с седьмого выходадешифратора 40, который через элемент ИЛИ 37 поступает на первый входрегистра 29. Модификация счетчикабайтов данных осуществляется в процессе выполнения аппаратно сформиро-,ванной микрокоманды ПАМЯТЬ. По управляющим сигналам, которые вырабатываются специальным синхронизатором, за-.пущенным перед выполнением аппаратносформированной микрокоманды ПАМЯТЬи поступают с группового управляющего входа 11, выполняется сначала чтение счетчика байтов данных путемстробирования по второму входу группового элемента И 34, а затем записьмодифицированного счетчика байтовданных путем стробирования черезэлемент ИЛИ 37 по первому входу регистра 29.Выработка сигнала счета, поступающего с выхода элемента И 32 на групповой управляющий выход 12, выполняетоя в случае, если после очередноймодификации счетчик байтов данных нестал равен нулю, что определяетсяпри помощи группового элемента ИЛИ 38,с выхода которого стробируется попервому входу элемент И 32, отсутствием управляющего сигнала, поступающего с группового управляющего входа11 на установочный вход триггера36, сигнал с инверсного выхода которого стробирует по второму входуэлемент И 32, и наличием управляющего сигнала, поступающего с управляющего входа 9 на третий вход элементаИ 32, который является в.данном случае сигналом идентификатора от абонента - информация от абонента(ИНФ-А), по которому канал ввода-вывода организует очередной обмен байтов данных с периферийными устройст"вами,Блок 2 управления предназначендля определения конца обмена байтамиданных канала ввода-вывода с периферийными устройствами, когда обменбайтами произошел в объеме, равномформату обменного слова между каналом ввода-вывода и оперативной памятью (например, формат обменного слова в четыре байта, восемь байтови т.д.), путем выработки управляющего сигнала конца обмена, а также выработки других управляющих сигналов,необходимых для организации в процес" з 13597триггера 35 и стробирования по третьему входу первого группового элемента И 33 синхроимпульсом СИ 6, поступающим с группового синхровхода 10,поступает в регистр 28 и после дешиф 1рации с шестого выхода дешифратора 40вырабатывается сигнал запуска спесциального синхронизатора для выполнения аппаратно сформированной микрокоманды ПАМЯТЬ,с второго и третьего выходов управляющие сигналы записи (ЗП 1, ЗП 2),которые поступают на групповой управляющий выход 16; 15с третьего, четвертого и пятоговыходов управляющие сигналы (ЗП 2,"Установка", "Сброс" ), которые поступают на групповой управляющий выход 12; 20с седьмого выхода управляющий сигнал, который через первый вход эле-,мента ИЛИ 37 выполняет запись счетчика количества байтов данных с информационного входа 8 в третий регистр 29.Занесение микрокоманды ПАМЯТЬ изрегистра 27 в регистр 28 выполняетсяследующим образом.По управляющему сигналу, который 30поступает на первый вход элементаИ 30 с группового управляющего входа11, в определенный момент времени,определяемый синхроимпульсом СИЗ, который поступает на второй вход элемента И 30 с группового синхровхода10, устанавливается триггер 35, который по второму входу стробирует групповой элемент И 33. Далее по синхроимпульсу СИ 6, поступающему с группо Ового синхровхода 1 О на третий входгруппового элемента И 33, микрокоманда ПАМЯТЬ с регистра 27 через,групповой элемент И 33 записываетсяв регистр 28, с которого эта микрокоманда дешифрируется на дешифраторе 40, после чего с шестого выходадешифратора 40 вырабатывается управляющий сигнал запуска специальногосинхронизатора, который управляет выполнением аппаратно сформированноймикрокоманды ПАМЯТЬ. Этот сигнал поступает на групповой управляющий выход 12,Хранение и модификация счетчикабайтов данных выполняется следующимобразом.Занесение счетчика байтов данныхв регистр 29 выполняется с информа513597се выполнения аппаратно. сформирован=ной микрокоманды ПАМЯТЬ модификацииадреса данных, по которому выполняется запись (чтение) в (из) оперативнуюпамять данных формата в обменное сло 5во, а также модификация счетчика байтов данных, который определяет общееколичество обменных байтов между каналом ввода- вывода и периферийнымиустройствами,Выработка управляющего сигнала конца обмена, который с выхода счетчика58 поступает на групповой управляющийвход 11 и далее на первый вход элемента И 30 для организации записииэ регистра 27 в регистр 28 аппаратно сформированной микрокоманды ПАМЯТЬи на установочный вход триггера 36с целью блокировки выработки сигналасчета с выхода элемента И 32 выра-ботки сигнал счета только по фронтууправляющего сигнала, поступающегос управляющего входа 9, выполняетсяследующим образом. Счетчик 58 выпол Бнен на микросхеме 500 ИЕ 136, причемразрядность его должна быть на одинбольше по сравнению с количествомразрядов формата обменного слова (например, если разрядность формата об- З 0менного слова равна три, т.е, форматобменного слова равен восьми байтам,то разрядность счетчика 58 должнабыть четыре). Он считает количествопереданных байтов между каналом вво, да-вывода и периферийным устройствомпутем подачи на его третий счетныйвход (Р ) сигнала счета, поступающего с выхода элемента И 32 блока дешифратора 1 через групповой управляю 40щий вход 12,Счет обменных байтов в счетчике 58происходит до тех пор, пока не будетустановлен в 1 старший разряд счетчика (выход счетчика 58 является вы Бходом его старшего разряда), Послеэтого происходят блокировка приемаочередных сигналов счета до тех пор,пока счетчик 58 не будет подготовленк счету байтов данных очередного обменного слова, и запись из регистра27 в регистр 28 аппаратно сформированной микрокоманды ПАМЯТЬ, котораядешифруется на дешифраторе 40, после чего по управляющему сигналу сшестого выхода дешифратора 40 черезгрупповой информационный вход 12 иэлемент И 46 запускается специальныйсинхронизатор, выполненный на триггерах 50-54. Синхронизатор Формируеттри фаэных потенциала - три фазы(одна Фаза составляет цикл, состоящий из восьми синхроимпульсов СИ 1 ЦИ 8, показанных на фиг.9), которыевырабатываются спецсинхронизаторомпоследовательно друг за другом, причем появление очередной Фазы сопровождается снятием предыдущей фазы. С выхода элемента И 46 запускается путем установки триггера 50 перваяФаза выполнения микрокоманды ПАМЯТЬ.По следующему СИ 1 путем установкитриггера 52 запускается вторая фаза выполнения микрокоманды ПАМЯТЬ,причем по СИ 1 второй фазы сбрасывается триггер 50 первой фазы, По следующему СИ 1 путем установки триггера54 запускается третья фаза выполнения микрокоманды ПАМЯТЬ и сбрасывает.ся триггер 52 второй фазы, По слецующему СИ 1 сбрасывается триггер 54третьей фазы (триггеры 51 и 53 подсинхронизируются по СИ 4), В первой Фазе вырабатывается управляющий сигнал чтения, поступающий на выход 14чтения с элемента И 47, на один входкоторого поступает потенциал первой фазы с триггера 50, а на другойвход - СИ 2, Сигнал чтения используется в блоке первого регистра адреса для чтения текущего адреса, Послемодификации текущего адреса младшиеразряды этого адреса, определяющиеформат обменного слова, поступаютна пятый вход (информационный вход)счетчика 58 и заносятся в него. Призанесении старший разряд счетчика 58сбрасывается в нулевое состояние,Занесение младших разрядов адресав счетчик 58 выполняется с информационного входа 8 по второй Фазе,При этом режим записи в счетчик 58 устанавливается следующим образом.Исходный режим счетчика - режим прямого счета - устанавливается управляющим сигналом с четвертого выхода дешифратора 40, который является результатом дешифрации микрокоманды РАБОТА. Этот сигнал с группово.го управляющего выхода 12 поступаетна установочный вход триггера 49 ивзводит его. Потенциал с единичноговыхода триггера 49 сохраняется на весь период работы по передаче обмен.ного массива данных между каналом и периферийным устройством, которыйопределяется содержимым счетчика об 7 135978менных байтов данных, хранящимсяна .регистре 29. Потенциал с выходатриггера 49 поступает на групповойуправляюший выход 21 и на второйвход режима работы счетчика 58, тем5самым устанавливая для счетчика 58режим прямого счета (на первый входрежима работы счетчика 58 поступаетнулевой потенциал с единичного выхо"да триггера 48). Для записи информации в счетчик 58 необходимо изменитьего режим работы (с режима прямогосчета на режим записи) и сформировать синхросигнал занесения информации,Режим записи и формирование синхросигнала занесения выполняется вовторой Фазе следующим образом.Потенциал второй Фазы через элемент ИЛИ 55 поступает на второй входэлемента И 43, первый вход которогостробируется по СИ 1. Таким образом,по СИ 1 будет установлен триггер 48,который с момента его установки определяет режим записи счетчика 58 (напервый вход режима работы счетчика58 поступает единичный потенциал сединичного выхода триггера 48). ПоСИ 2 через элемент И 42 Формируется Зрсинхросигнал занесения в счетчик 58,который через элемент НЕ 57 поступа- .ет на четвертый (С) вход счетчика 58.По СИЗ во второй фазе триггер 48сбрасывается, тем самым переводя режим счетчика 58 из режима записи врежим прямого счета и разрешая форми.ровацие синхроимпульса занесения инФормации по третьему (Р;) счетномувходу счетчика 58 путем установки с 4 Онулевого выхода триггера 48 единичного потенциала на второй вход элемента И 41. После занесения информациив счетчик 58 старший разряд счетчикасбрасывается и нулевой выход счетчика 158, поступающий на установочный входтриггера 36, разрешает его сброс после снятйя управляющего сигнала навходе 9, тем самым разрешая возможность прямого счета счетчика 58 поФронту очередного управляющего сигнала, поступающего на третий вход элемента И 32 с управляющего входа 9.Прямой счет счетчика 58 осуществляется следующим образом.55Сигнал счета поступает на третий(Ро) вход счетчика 58 и через задержку, определяемую суммарной задержкойэлементов 41,56 и 57, в качестве син 0 8хроимпульса поступает на четвертый(С) вход счетчика 58.Таким образом, в первой фазе поСИ 2 с элемента И 47 выдается управляющий сигнал чтения адреса байтовданных, во второй фазе по СИ 2 младшиеразряды адреса, определяющие формат фобменного слова, заносятся в счетчик58, Кроме этого, во второй Фазе поСИ 2 элемент И 44 вырабатывает управляющий сигнал чтения счетчика байтовданных, который поступает на второйвход группового элемента И 34, а свыхода последнего информация поступает через блок первого регистра 3 адреса на информационный выход 15. Вовторой Фазе выполнения микрокомандыПАМЯТЬ происходит модификация счетчика байтов данных на количество обменных байтов, определяемых Форматомобменного слова. После модификациив третьей фазе по сигналу СИ 2 с элемента И 45 вырабатывается сигнал записи, который через групповой управляющий вход 11 поступает на второйвход элемента ИЛИ 37, с выхода которого сигнал стробирует регистр 29для занесения в него с информационного входа 8 модифицированного счетчика байтов данных.Исходная информация в счетчике 58 устанавливаетсяпутем занесения в него информации синформационного входа 8 по управляющему сигналу записи (ЗП 2), которыйпоступает с группового управляющеговыхода 12 на первый вход элементаИЛИ 55, а выдается с третьего выходадешифратора 40 путем дешифрации ми-крокоманды ЗАПИСЬ 2.Первый регистр 3 адреса предназначен для хранения текущего адреса,по которому организуется обмен данными определенного формата между оперативной памятью и каналом ввода-вывода, а также чтения этого адресаи выдачи его на информационные выходы 15 и 26,Первый регистр адреса работаетследующим образом,Текущий адрес хранится в регистре 59. Заносится этот адрес в регистр 59 с информационного входа 19по сигналу записи, поступающему свхода 20 записи, Чтение текущего адреса и выдача его на информационныйвыход 15 выполняется по сигналу чтения, который с входа 14 чтения поступает на второй вход группового9135978элемента И 60, Элемент ИЛИ 61 используется для выдачи на информационныйвыход 15 или счетчика данных, поступающего через информационный вход 135с .выхода группового элемента И 34,или текущего адреса данных.Второй регистр 4 адреса предназначен для хранения предварительногоадреса данных, записи текущего адреса данных в регистр 59 и перезаписипредварительного адреса данных изрегистра 62 в регистр 59 первого регистра адреса.Запись текущего адреса данных в 15регистр 59 выполняется с элементаИЛИ 66 под управлением сигнала записи с элемента ИЛИ 65. На первый входэлемента ИЛИ 66 текущий адрес поступает с информационного входа 8 черезгрупповой элемент И 63, которыйстробируется управляющим сигналомпо второму входу, поступающим сгруппового входа 18., Сигнал записи,поступающий с элемента ИЛИ 65 на выход 20 записи, формируется по сигна-л,лу записи (ЗП 2), который через групповой вход записи поступает с третьего выхода дешифратора 40, Перезаписьпредварительного адреса из регистра62 в регистр 59 выполняется черезгрупповой элемент И 64 и ИЛИ 66 подуправлением управляющего сигнала,поступающего с группового управляющего входа 18 на второй вход группового элемента И 64 и первый вход элемента ИЛИ 65, Запись предварительногоадреса в регистр 62 выполняется посигналу записи (ЗП 1), который черезгрупповой вход 16 записи поступает40.с второго входа дешифратора 40.Блок 5 формирования запроса прерывания предназначен для выработкиуправляющих сигналов записи текущегоадреса в регистр 59 и выработки сигнала запроса на прерывание, по которому организуется запись первогопредварительного адреса в регистр62, после перезаписи старого предварительного адреса из регистра 62 врегистр 59.Блок 5 работает следующим образом.По управляющему сигналу (ЗП 2),поступающему на первый вход элементаИЛИ 75 через групповой управляющийвход 16 с третьего выхода дешифратора 40, устанавливается триггер 74 изапрещает срабатывание элемента И 70.Триггер 73, находящийся в исходном 0 10сбросовом состоянии (исходное состояние устанавливается по синхроимпульсу СИ 1, поступающему на .синхровходтриггера 73), клапанирует своим нулевым выходом по второму входу групповой элемент И 63, разрешая по управляющему сигналу ЗП 2, поступающему на третий вход элемента ИЛИ 65,записать информацию с информационного входа 8 через элементы И 63 иИЛИ 66 на информационный вход 19 врегистр 59. После выполнения записиинформации в регистр 59 выполняетсязапксь информации в регистр 62. Приэтом управляющий сигнал (ЗП 1) черезгрупповой управляющий вход 16 с второго выхода дешифратора 40 устанавливает триггер 72, подготавливаятем самым схему блока формирования к работе управляющему сигналу, поступающему с управляющего входа 22 на первый вход элемента И 69, который является сигналом конца передачи очередного блока данных, По этому сигналу в начале второй фазы через элемент И 69, на второй вход которого поступает потенциал второй фазы, а на третий вход - потенциал РАБОТА через групповой управляющий вход 21 с триггера 52 и триггера 49 соответственно, сбрасывается триггер 74. По нулевому выходу триггера 74, который поступает на третий вход элемента И 70, разрешается срабатывание элемента И 70 по СИ 1, который поступает на второй вход элемента И 70, что приводит к установке триггера 73 по СИ 1. В связи с этим единичный выход триггера 73 стробирует по второму входу элемент И 64 и поступает на первый вход элемента ИЛИ 65, тем самым разрешая перезапись информации из регистра 62 в регистр 59. Далее по СИЗ, поступающему на первый вход элемента И 67 и на второй вход элемента И 68, вторые входы которых стробируются единичным выходом триггера 73, сбрасывается триггер 72 и через элементы ИЛИ 75 устанавливается триггер 74. По сбросу триггера 72, нулевой выход которого поступает на второй вход элемента И 7 1, а на первый вход которого поступает потенциал РАБОТА с группового управляющего входа 21, с выхода элемента И 71 вырабатывается управляющий сигнал, поступающий на выход 23, который является запросом на органузацию записи13598очередного предварительного адресав регистр 59.1 В это же время начинается обмен байтами данных по адресуочереднопо блока данных, который до5того был предварительным. В периодудовлетворения запроса выполняетсямикрокоманда записи предварительногоадреСа в регистр 59. При этом с второго выхода дешифратора 40 сигнал 10ЗП 1 поступает на установочный входтриггера 72 и устанавливает его, темсамым, снимается сигнал запроса наорганизацию записи очередного предварительного адреса и схема блока 5подготавливается к анализу управляющего сигнала, определяющего конецпередачи очередного блока данных,Узел триггеров анализа предназначен для формирования управляющегосигнала, определяющего конец передачи очередного блока данных.Узел триггеров анализа работаетследующим образом.При поступлении с входа 24 управляющего сигнала на установочный входтриггера 76 этот триггер устанавливается по СИ 5, который поступает насинхровход триггера 76, во второй фазе через элемент И 77, на первыйвход которого поступает сигнал второйфазы с триггера 52 через управляющийвход 25, а на третий вход - СИ 7, устанавлйвается триггер 78, с прямоговыхода которого снимается сигнал конца передачи очередного блока, которыйпоступает на управляющий вход 22 идалее на первый вход элемента И 69,Регистр маски предназначен дляфиксации объема блока данных, которые 40будут. передаваться при организацииблочного обмена данными,Регистр маски работает следующимобразом. 45В регистре 79 предварительно вручную при помощи коммутационного переключателя (этот процесс можно выполнить и микропрограммным способом, например, при начальной загрузке микропрограмм) устанавливается в единичное состояние один из разрядов, Установленный в единичное состояние разряд регистра 79 определяет тот объем блока данных, которые будут передаваться при организации блочного обмеюна данными. Например, при установке в единичное состояние двенадцатого разряда регистра 79 объем одного бло 0 12ка данных будет составлять 2048 бай",тов. В этом случае при помощи регист.ра 79 по первому входу будет стробироваться только двенадцатый элементИ 80, все остальные элементы И 80 будут по первому входу замаскированы.На вторые входы элементов И 80 постоянно поступает через информационный вход 26 информация из регистра59, в котором хранится текущий адресобменного блока, Принцип работы регистра маски по определению концаобмена блока данных по очередному адресу заключается в определении изменения в данном случае двенадцатогоразряда текущего адреса. Это выполняется следующим образом. Измененияинформации (адреса) в регистре 59выполняются во второй фазе выполнениямикрокомандыпо СИ 2. Поэтому по СИ 1,который поступает на синхровход триггера 82, триггер установится в определенное состояние управляющим сигналом, который с выхода элемента ИЛИ 81,на котором собираются все сигналы свыходов элементов И 80, поступает наинформационный вход триггера 82. Следовательно, триггер запоминает состояние двенадцатого разряда текущегоадреса до его модификации. После модификации текущего адреса двенадцатыйразряда в регистре 62 может или измениться, или остаться прежним. Еслидвенадцатый разряд не изменился, тона первый и второй входы элементаИСКЛ 10 ЧАЮЦЕЕ ИЛИ 83 поступят сигналыодинаковой полярности в течение второй фазы выполнения аппаратно сформИрованной микрокоманды ПАМЯТЬ, что означает, что блок данных по текущемуацресу еще не передан. Если двенадцатый разряд изменился, то на первыйи второй входы элемента ИСКЛ 10 ЧЙОЩЕЕИЛИ 83 поступают разнополярные сигналы, так как на первый вход этогоэлемента поступит с выхода элементаИЛИ 81 двенадцатый разряд смодифицированного текущего адреса, а на второй вход с единичного выхода триггера 82 поступит двенадцатый разрядтекущего адреса до его модификации.Поэтому с выхода ИСКЛЮЧАЮЩЕЕ ИЛИ 83будет получен управляющий сигнал,который фиксирует конец передачиобменного блока и который через управляющий вход 24 поступает,в блоктриггеров анализа на информационныйвход триггера 76, 13 135Устройство работает следующим образом.В процессе выполнения командыввода-вывода по микрокомандам записикода операции команды ввода-вывода,записи счетчика байтов данных, записи текущего адреса, запиаи предварительного адреса установка триггераРАБОТА происходит с информационноговхода 8:запись кода операции в регистр27, причем запись кода операции в регистр 27 выполняется таким образом,что в регистре 27 записанной оказывается микрокоманда ПАМЯТЬ;запись счетчика байтов данных врегистр 29, который указывает общееколичество байтов данных, котороедолжно быть передано между каналомввода-вывода и периферийным устрой,запись текущего адреса в регистр59, который является адресом данныхпри обмене данными между каналомввода-вывода и оперативной памятьюпо очередному блоку данных и одновременное занесение младших разрядовтекущего адреса в счетчик 58, Количество заносимых младших разрядови в связи с этим разрядность счетчика, количество разрядов в которомдолжно быть на единицу больше количества заносимых разрядов текущегоадреса, определяется разрядностьюформата обменного слова, которыморганизуется обмен данными между каналом ввода-вывода и оперативной памятью, Например, если формат обменного слова состоит из трех разрядов,значит, количество заносимых в счетчик младших разрядов текущего адреса должно быть три, а разрядностьсчетчика 58 - четыре;запись предварительного адресав регистр 62, который является адресом данных следующего обменного блока;установка триггера 49 РАБОТА и установка .счетчика 58 в режим прямогосчета;подготовка блока 5 к выполнениюприсущих ему функций,После этого осуществляется логи- ческая связь с соответствующим периферийным устройством и начинается об" мен данными между каналом ввода-вывода и выбранным периферийным устройст 9780 10 15 20 25 50 дешифратора) начинает выполнятьсямикрокоманда ПАМЯТЬ, в процессе вы 55 полнения которой 30 35 40 45 вом. Так как обмен данными каналввода-вывода начинает только по инициативе периферийного устройства,то начало обмена данными выполняетсяпо специальному идентификатору, поступающему в канал из периферийногоустройства. При использовании стандартного интерфейса ввода-выводаЕС ЭВМ этим сигналом является идентификатор от периферийного устройства(абонента) - идентификатор от абонента ИНФ-А). Сигнал ИНФ-А по управляющему входу 9 поступает в дешифратор1 натретий вход элемента И 32, с выхода которого сигнал счета черезгрупповой управляющий вход 12 поступает в блок 2 управления на третийсчетный вход счетчика 58, Пересчетсчетчика на единицу говорит о том,что канал с периферийным устройствомобменялись одним байтом, Обмен байтами подобным образом происходит дотех пор, пока при очередном пересчете счетчика 58 не установится в единицу старший разряд этого счетчика,,который является его выходом. Установка старшего разряда счетчика 58в единицу говорит о том, что единицаобменной информации между каналом,ввода-вывода и оперативной памятьюпередана между каналом ввода-выводаи периферийным устройством. Поэтомудля продолжения обмена байтами данных с периферийным устройством необходимо организовать очередной обменединицей обменной информации с оперативной памятью. Для этой цели управляющий сигнал с выхода счетчика 58через групповой управляющий выход 11поступает на первый вход элементаИ 30 и на .установочный вход триггера36 дешифратора 1. В первом случаеорганизуется перезапись аппаратносформированной микрокоманды ПАМЯТЬиз регистра 27 в регистр 28. Во втором блокируется выдача управляющегосигнала счета с выхода элемента И 32. После занесения аппаратно сформированной микрокоманды ПАМЯТЬ в регистр28 и ее дешифрации на дешифраторе 40(управляющий сигнал с шестого выхода мбдифицируется текущий адрес и вновь записывается в регистр 59 первого регистра адреса 3;