Запоминающее устройство с обнаружением отказов

ся одними из выходов устройства, введены мультиплексор, Формировательтестовых сигналов, группы элементовИЛИ, дешифратор, пятый элемент И,третья группа элементов И, элементНЕ, группа элементов НЕ и блок местного управления, одни из выходов когорого подключены ко входам блоковпамяти, а другие - к управляющим вхоДам регистров и пятого элемента И,входы мультиплексора соединены с выходами блоков памяти, а выходы подключены к другим входам схемы сравнения и являются информационными выходами устройства, выходы схемы сравнения соединены со входами элементов 15ИЛИ групп, выходы которых подключеныко входам первого регистра и входамэлементов НЕ группы, выходы которыхсоединены со входами пятого элементаИ, выход которого подключен ко вхо-дам второго и третьего регистров,одни из входов дешифратора соединены с выходами первого, второго ичетвертого элементов Й другой входподключен к выходу элемента НЕ, входкоторого соединен с выходом третьегоэлемента И, одни из входов элементов И третьей группы подключены квыходам третьего регистра, другиевходы элементов И первой группы подключены к выходу элемента ИЛИ,однииз выходов дешифратора соединены совходами элемента ИЛИ и другими входами элементов И второй и третьейгрупп, другие выходы дешифратора,выходы элементов И третьей группы 35и выходы формирования тестовых сигналов являются другими . выходамиустройства, входами которого являются входы блока местного управления и формирователя тестовых 40сигналов,Кроме того, блок местного управления содержит триггеры, элементыИ-НЕ, дополнительные элементы И,дополнительный элемент НЕ, регистр 45числа, регистр адреса и последовательно соединенные элементы задержки, выходы которых подключены к одним из входов триггеров, причем выходы первого ивторого триггеровсоединены с одними из входов элементов И-НЕ, выходы третьего триггераподключены к одному из входов первого дополнительного элемента И, входы второго дополнительного элементаЙ соединены с выходами элементов,И-НЕ, один из входов третьего дополнительного элемента И подключен квыходу дополнительного элемента НЕ,а выход - к другому входу четвертоготриггера, одни из входов регистра , 60адреса и регистра числа и входы до"полнительного элемента НЕ и одногоиз элементов задержки объединены иявляются одним из входов блока, другими входами которого являются дру гие входы первого, второго и третьего триггеров, элементов И-НЕ, перво-. го и третьего дополнительных элементов И, регистра адреса и регистра числа, выходами блока являются выходы первого и второго дополнительных элементов И, третьего триггера, регистра числа и регистра адреса.На Фиг, 1 схематически изображено запоминающее устройство; на фиг, 2 - блок местного управления; на фиг, 3 - Формирователь тестовых сигналов.Запоминающее устройство содержит фиг. 1) и-разрядные блоки 1 памя)ги,.организованные в матрицу, состоящую изстрок и ) столбцов, Формирователь 2 тестовых сигналов, блок 3 местного управления, первую4, вторую 5 и третью 6 группы элементов И, мультиплексор 7 схему 8 сравнения, группы элементов ИЛИ 9;разрядный первый регистр 1 д, ) -разрядный второй регистр 11, 10,(где Ъ - количество слов в блоке 1памяти), первый 13, второй 14, третий 15 и четвертый элементы И 16,дешифратор 17, элемент НЕ 18, пятыйэлемент И 19, элемент ИЛИ 20, группу элементов НЕ 21, входы 22-28 ивыходы 29-38.Блок 3 местного управления содержит фиг. 2) элементы 39, 40 задержки,первый 41, второй 42, третий 43и четвертый 44 триггеры, первый 45и второй 46 элементы И-ЙЕ, первый47, второй 48 и третий 49 дополнительные элементы И, допоЛнительныйэлемент НЕ 50, регистр 51 числа,регистр 52 адреса, делитель на резисторах 53 и 54,Формирователь 2 тестовых сигналов фиг. 3) содержит блок 55 микропрограммного управления, постоянный накопитель 56, счетчик 57 адреса, пятый триггер 58, четвертый дополнительный элемент И 59, дополнительный элемент 60 задержки и генератор 61 синхроимпульсов.Устройство работает в двух режимах.В рабочем режиме в цикле записипо сигналам Обращение" и "Запись",поступающим на вход 22, блок 3 вырабатывает сигнал "Запись", обеспечивает прием информации и адреса нарегистры 51 и 52 из процессора и ихвыдачу на соответствующие входы блоков 1,В цикле считывания по сигналамфОбращение" и фСчитываниеф блок 3вырабатывает сигнал "Строб считывания", обеспечивает прием адреса нарегистр 52 иэ процессора и его выдачу на адресные входы блоков 1 памяти. Считанное слово через мультиплек,Т л Номер такта рес: МТ 2 МТ 1 МТ 2 3 МТ М М МТЗ МТ 1 МТ 2 МТЗ МТ Т 2 МТ 3 МТ МТ 1 МТ 2 2 МТЗ МТ 1 чалом диагност поступает сиг регистры 10-12 единичный уро ра 58. рованияал "Сброс", и устаень на вы Перед н по входу 2 обнуляющий навливающи ходе тригг аю 5 сор 7 выдается на выход 29 устройст- ва.В режиме диагностирования в устройстве.проводится циклическая перезапись и считывание по всем адресам ,набора тестовых слов; пример которых для разрядности, слова, равной 8, приведен в табл. 1.Т а б л и ц а 1 По сигналу фДиагностика", поступающему из процессора по входу 25,запускается генератор 61, который 45формирует сигнал опроса блока 55и сигнал внутренней синхронизациииа выходе элемента И 59. По переднему фронту этого сигнала происходитобращение к накопителю 56 по адре 5.су, сформированному на выходах блока 55, Считанная микрокомарда определяет тестовое слово, адрес следующей микрокоманды.и вид цикла.Одновременно на.выходе элемента 60задержки время задержки определя-ется циклом обращения к накопителю56 ) формируется сигнал ",Обращением,поступающий на вход 22 блока 3,а на счетчике 57 определяется начальный адрес обращения к запомнищему устройству,Синхронизация работы формирователя 2 и контролируемых блоков 1 памяти осуществляется с помощью единичного сигнала "Кояец цикла", вы- . Тип цикла запись или считывание ), адрес и набор тестовых слов задаются формирователем 2. Количество тестовых слов должно быть не менее трех для определения отказов адресных шин, так как в этом случае по адресам, кратным 2, записываются разйые тест-слова,В каждом такте работы устройства осуществляется запись и считывание последовательности тестовых слов, причем в каждом последующем такте осуществляется запись тестовой последовательности, циклически сдвинутой на один адрес до достижения первоначального положения, Алгоритм работы устройства при количестве адресов, равном 8, иллюстрируется аблицей 2,рабатываемого блоком 3 и поступающего на вход триггера 58.Цикл записи в режиме диагностирования не отличается от цикла записи в рабочем режиме.При считывании на одни входы схемы 8 сравнения подается образцовое тест-слово из формирователя 2, а на другие входы через мультиплексор 7 считываемая иэ блоков 1 памяти информация. Схема 8 сравнения выдает на выход "1 ф в разрядах, где произошло несравнение; и-разрядные груп пы выходов схемы 8 сравнения соединены со входами элементов ИЛИ 9, н если в группе есть хотя бы одна "1 ф, то в разряд регистра 10, соответствующий данной группе (или блоку 1 памяти), записывается ф 1". Одновременно элемент И 19 также вырабатывает сигнал "1 ф и в регистр 11 записывается адрес блоков 1 памяти, ,образующих одно слово (столбец блоков памяти ), а в регистр 12 - полный адрес слова, в котором произошел отказ. Определение отказавшего блока памяти по содержимому регистров 10, 11 и 12 после прохождения теста реализуется согласно табл. 3, Действительные результаты дешиф1005192 Таблица 3 Содержимое регистров Отказавший блок Регистр 10 Регистр 11 Регистр 12 Есть нули Блоки 1 памяти Есть нули Безразлично Адресная частьблока 3первыеадресные выходы) Все единицы Есть нули Все единицы Адресная частьблока 3вторыеадресные выходы) Безразлично Есть нули Все единицы. Информационная часть блока 3Безразлично Все единицы Есть нули Схема выработкисигналов управления блока 3 Все единицы Все единицы Все единицы Формула изобретения рации на выходах 30-32, 34-38 идентифицируются сигналом "Конец диагВ табл. 3 указаны значения прямых выходов соответствующих регистров. В каждой строке задаются условия, которые должны выполняться одновременно.Содержимое регистров аналиэиру ется на элементах И 13-16 с последующей дешифрацией дешифратором 17 в соответствии с табл. 3, Если в устройстве не обнаружено неисправностей, то все инверсные выходы 40 .регистра 11 равны 1 ф и элемент И 15 через элемент НЕ 18 выдает запрет на дешифратор 17, обеспечивая нулевое состояние всех выходов,При отказе блоков 1 памяти возбуждается выход 34, сигнал "1 ф на этом выходе разрешает выдачу содержимого регистра 10 и регистра 11, составляющих номер отказавших блоков 1, через элементы И 4, 5 на выходы 32,31.При возникновении неисправности в блоке 3 на одних адресных выходах возбуждается выход 37 устройства и содержимое регистра 12, определяющее номер отказавшего выхода через элементы И б, выдается на выход 30; на других адресных выходах возбуждается выход 35; на информационных выходах возбуждается выход 36 устройства и содержимое регистра 10 через элементы И 4 выдается на выход 60 32, определяя номер отказавшего разряда; на выходах управления блока 3 возбуждается выход 38 устройства,При исправном состоянии запоминающего устройства все выходы уст ностики", вырабатываемым формирователем 2 на выходе 33. ройства находятся в состоянии логи- ческого 0Таким образом; предлагаемое уст-, ройство по сравнению с прототипом позволяет обеспечить достоверную диагностику в многомодульных запоминающих устоойствах и автоматическое определение отказавшего разряда старшего адреса, без увеличения времени диагностирования, при этом объем оборудования, обеспечивающего локализацию неисправностей в запоминающем устройстве, сокращается: например, для разрядности слова 32 и И=4 экономия составит 21 корпус микросхем серии К 155.Экономический эффект от внедрения предлагаемого устройства определяется уменьшением стоимости ремонта многомодульных запоминающих устройств за счет автоматизации процесса их диагностирования. 1. Запоминающее устройство с обнаружением отказов, содержащее блоки памяти, группы элементов И, схему сравнения, одни из входов которой являются одними иэ входов устройства, первый регистр, выходы которого подключены ко входам первого элемента И и одним из входов элементов И первой группы, второй регистр, прямые выходи которого соеди,нены со входами второго элемента Ии одними из входов элементов И вто- "рой группы, а инверсные выходы - совходами третьего элемента И, третий .регистр, выходы которого подключеныко входам четвертого элемента И, причем выходы элементов И групп являются одними из выходовустройства,о т л и ч а ю щ е е с я тем, что,с целью повышения надежности устройства, в него введены мультиплексор,формирователь тестовых сигналов, 10группы элементов ИЛИ, дешифратор,пятый элемент И, третья группа элементов И, элемент НЕ, группа элементов НЕ и блок местного управления,одни из выходов которого подключены 15ко входам блоков памяти, а другие -к управляющим входам регистров ипятого элемента И, входы мультиплексора соединеиы с выходами блоковпамяти, а выходы подключены к другим входам схемы сравнения и являются информационными выходами устройства, выходы схемы сравнения соединенысо входами элементов ИЛИ групп, выходы которых подключены ко входампервого регистра и входам элементов НЕ группы, выходы которых соединены со входами пятого элемента И,выход которого подключен ко входамвторого и третьего регистров, однииз входов дешифратора соединены свыходами первого, второго и четвертого элементов И, другой вход подключен к выходу элемента НЕ, вход которого соединен с выходом третьего элемента И, одни из входов элементов И 35третьей группы подключены к выходамтретьего регистра, другие входыэлементов И первой группы подключенык выходу Элемента ИЛИ, одни из выходов дешифратора соединены со входа Оми элемента ИЛИ и другими входамиэлементов И и второй и третьей групп,другие выходы дешифратора, выходыэлементов И третьей группы и выходы формирователя тестовых сигналов являются другими выходами устройства,входами которого являются входы блока местного управления и формирователя тестовых сигналов.2. Устройство по и. 1., о т л и -ч а ю щ е е с я тем, что блок местного управления содержит триггеры,элементы И-НЕ, дополнительные элементы И, дополнительный элемент НЕ,регистр числа, регистр адреса и последовательно соединенные элементызадержки, выходы которых-подключенык одним из входов триггеров, причемвыходы первого и второго триггеровсоединены с одними из входов элементов И-НЕ, выходы третьего триггера подключены к одному из входов первого дополнительного элемента И, входы второго дополнительногоэлемента И соединены с выходами элементов И-НЕ, одий из входов третьего дополнительного элемента И подключен к выходу дополнительного элемента НЕ, а выход - к другому входучетвертого триггера, одни из входоврегистра адреса и регистра числа ивходы дбполнитепьного элемента НЕи одного из элементов задержкиобъединены и являются однимиз входов блока, другими входами которогоявляются другие входы первого, второго и третьего триггеров, элементовИ-НЕ, первого и третьего дополнительных элементов И, регистра адреса ирегистра числа, выходами блока являются выходы первого и второго дополнительных элементов И, третьего триггера, регистра числа и регистра адреса,Источники информации,принятые во внимание при экспертизе1. Патент США М 3944800,кл. 235-153, опублик1977.2. Авторское свидетельство СССРУ 903974, кл. 6 11 С 29/ОО, 1980.1005192 ВНИИПИ Заказ 1911/ Тираж 592 Подписно лиал ПЛП "Па Ужгород,ул.П нт",ектвая,4