Устройство для задержки сигналов

(19) И 1) 1)4 Н 03 К 5/1 ОПИСАНИЕ ИЗОБРЕТЕНИЯН А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ 4 Бюл. В 38щак, С.Г.Николаев 88.8) свидетельстН 03 К 5/153 ьство СССР7/00,видеС 06 ЗАДЕРЖКИ СИГНАО ЛОВ(57) Изобретениезовано, например жет быть испольустройствах воз ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(54) УСТРОЙСТ буждения многозлементных антенныхрешеток и позволяет расширить функциональные возможности устройстваи его быстродействие. Устройство со-держит блок 1 оперативной памяти, регистр 2 и блок 3 управления. Введение управляемого многоканальногоусилителя 10 и регистра 1 позволяетсформировать дополнительную сериювыходных импульсов. Величина сдвигаполучаемых на двух выходах взаимносдвинутых сигналов может быть изменена независимо от величины формируемойзадержки. В описании приведены примеры выполнения блока 3 управления.2 з.п. ф-лы, 6 ил. 4 табл.17 1345325 Таблица 3 Входы 1 1 1 43,1 43.2 43,3 43. 43,2 43.3 0 0 Таблица 4 Содержимое Адрес седьмые выходы логического блока0 100 010 110 001 101 оо 011 111 0 С В А Р Е Р В 0 Р Е 0 С 2 Е 0 С 1 0 Р 0 2 1 0 Е 3 2Р 4 3 2 3 Р Е 4 0 Р 4 5 1 0 6 2 1 0 5 4 3 1 6 5 4 7 3 8 4 3 2 7 6 5 47.1 47.2 47.3 47.4 0 0 0 0 0 0 0 00О020 19 1345325 Продолжение таблицы 4 Содержимое седьмае выходы логического блока 1 000 100 010 110 001 101 011 111 19 5 4 3 8 7 6 9 8 7 А 9 8тВ А 9 9 8 Е А А Р В А 9 В А 6 5 4 В 7 6 5 С 8 7 6 0 9 8 7 С В А 0 С В Е Р С1345325 Г 3 и Составитель А.Титтор Н.Слободяник Техред М.Дидык орректор Л.Патай Эак 900ого комитета СССРй и открытийРаушская наб., д Подписное Про ственно-полиграфическое предприятие, г. Ужгород,оектная, 4 3/54 ТиражВНИИПИ Государствен по делам изобретен 113035, Москва, Жг -. 1 б1345325 Изобретение относится к импульсной технике, в частности к устройствам. предназначенным для управления многоканальными усилителями мощности с двухтактным выходом, и может быть использовано в устройствах возбуждения многоэлементных антенных решеток, а также в устройствах автоматического управления.Цель изобретения - расширение функциональных возможностей ус тройств а для задержки сигналов за счет формирования дополнительной серии выходных импульсов и повышение быстродействия устройства.На фиг.1 представлена функциональная схема устройства для задержки сигналов; на фиг.2 и 3 - соответственно функциональные схемы блоков управления по первому и второму вариантам; на фиг.4 - схема возможного варианта логического блока, входящего в состав блока управления; на фиг.5 - вре-. менная диаграмма, поясняющая работу устройства для задержки сигналов; на фиг.6 - временная диаграмма, поясняющая работу блока управления.Табл.1 и 2 поясняют работу устройства для задержки сигналов; табл,З - работу блока управления; в табл.4 приведен пример кодировки блока постоянной памяти, входящего в блок управления.Устройство для задержки сигналов (фиг.1) содержит в своем составе. блок 1 оперативной памяти, первый регистр 2, блок 3 управления, адресные выходы 4 которого поразрядно соединены с соответствующими адресными входами блока оперативной памяти, первый 5 и второй 6 управляющие входы которого соединены соответственно с первым 7 и вторым 8 управляющими выходами блока управления, выходы блока оперативной памяти соединены с соответствующими входами данных первого регистра 2, выходы которого являются первыми выходами устройства. Устройство также содержит управляемый многоканальный усилитель 10 и второй регистр 1 выходы которого являются вторыми выходами 12 устройства, его входы данных поразрядно подключены к соответствую щим выходам блока оперативной памяти и к соответствующим выходам каналов управляемого многоканального усилителя, вход 13 управления которого соединен с первым управляющим выходом блока 3 управления, третий 14 и четвертый 15 выходы которого соединенысоответственно с тактовыми входамипервого 2 и второго 11 регистров, ,)вход первого канала многоканальногоуправляемого усилителя подключен квходу 16 устройства, вход каждого последующего канала управляемого много канального усилителя подключен к выходу предыдущего разряда первогорегистра, причем входы управленияблока управления соединены с соответствующими управляющими входами 17 15 устройства для задержки сигналов.В первом варианте блок 3 управления (фиг.2) имеет в своем составегенератор 18 импульсов, первый счетчик 19, логический блок 20, первые 20 входы 21 которого соединены с выходами соответствующих разрядов первогосчетчика, второй вход подключен квыходу генератора импульсов и счетному входу счетчика, блок управления 25 также содержит второй счетчик 22,блок 23 постоянной памяти и регистр24, выходы разрядов которого являются соответствующими адресными выходами 4 блока управления, первый, вто рой, третий и четвертый выходы логического блока являются соответственно первым 7, вторым 8, третьим 14 ичетвертым 15 выходами блока управления, пятый и шестой выходы логического блока подключены соответственнок тактовому входу второго счетчика итактовому входу регистра, входы разрядов которого соединены с выходамисоответствующих разрядов блока по стоянной памяти, младшие адресныевходы которого соединены с выходамисоответствующих разрядов второгосчетчика, старшие адресные входы блока постоянной памяти соединены с со ответствующими седьмыми выходами ло-.гического блока, входы управлениякоторого являются соответствующимиуправляющими входами блока управления.Второй вариант блока управления(фиг.З) содержит генератор 18 импульсов, счетчик 19, логический блок 20,первые входы 21 которого соединеныс соответствующими выходами разрядовсчетчика, второй вход подключен квыходу генератора импульсов и счетному входу счетчика, блок управлениятакже содержит блок 23 постояннойпамяти, первый 24 и второй 25 регист345325 ры, вход первого разряда второго регистра 25 соединен с одним из выходов блока 23, выходы разрядов первого регистра соединены с соответствующими адресными выходами блока управления, первый - четвертый выходы ло - гического блока соединены соответственно с первым 7, вторым 8, третьим 14 и четвертым 15 выходами блока 10 управления, пятый и шестой выходы логического блока подключены соответственно к тактовому входу второго и первого регистров, входы разрядов первого регистра соединены с выходами 16 соответствующих разрядов блока постоянной памяти, младшие адресные входы которого соединены с выходами соответствующих разрядов второго регистра, старшие адресные входы блока постоянной памяти соединены с соответствующими седьмыми выходами логического блока, входы управления которого соединены с соответствующими управляющими входами блока управ ления.Логический блок 20 (фиг.4), входящий в состав блока управления, имеет, например, в своем составе четыре мультиплексора 26-29 соответственно, 30 три элемента И-НЕ 30-32 соответственно, три инвертора 33-35 соответственно и элемент И 36, адресные входы первого - четвертого мультиплексоров соединены с соответствующими первыми входами логического блока, первый 37 и второй 38 выходы логического блока соединены соответственно с выходами третьего и четвертого мультиплексоров, третий 39 и четвертый 40 выходы логического блока соединены соответственно с выходами первого и второго элементов И-НЕ, пятый 41 и шестой 42 управляющие выходы логического блока соединены соответствен но с выходом первого инвертора и с выходом второго инвертора, первый - третий из седьмых выходов 43.1-43.3 логического блока соединены соответственно с выходами первого и второго мультиплексоров и выходом элемента И, первый вход которого соединен с выходом третьего элемента И-НЕ, а второй вход подключен к второму адресному входу 44 первого мультиплексора, к первому входу третьего элемен - та И-НЕ и к входу третьего инвертора, выход которого соединен с первыми входами первого и второго элементов И-НЕ, вторые входы которых подключены соответственно к выходу первогоинвертора и к первому 45 адресномувходу первого мультиплексора, входпервого инвертора соединен с первымадресным входом первого мультиплексора, вход второго инвертора соединенс вторым входом 46 логического блока,с вторым входом третьего мультиплексора и третьим входом четвертого мультиплексора, первый вход которого соединен с четвертым входом третьегомультиплексора и с шиной 0, второйвход. четвертого мультиплексора подключен к первому входу третьего мультиплексора, его третьему входу и соединен с шиной , входы первого ивторого мультиплексоров соединены ссоответствующими управляющими входами47,1-474 логического блока.Устройство для задержки сигналовработает следующим образом,Допустим, что в начальный моментвремени блок оперативной памяти несодержит информации, т,е. во всехразрядах всех слов имеются одинаковые нулевые потенциалы.С выходов блока управления непрерывной последовательностью выдаютсяследующие сигналы. С первого выходаблока управления поступает периодический сигнал (фиг.5 а), переключающийблок оперативной памяти из режимазаписи информации в режим чтения иобратно (низкий потенциал соответствует режиму записи), Для защиты входных-выходных элементов блока оперативной памяти на время изменения режима работы входные-выходные элементыблока оперативной памяти выключаютсясигналом с второго выхода блока 3управления сигнал "Выбор кристалла"(СБ) фиг.5 б, причем низкий потенциална втором выходе блока 3 управлениясоответствует "выключению" блока оперативной памяти, т.е, возможности(в зависимости от сигнала на его первом 5 входе) либо записывать по соответствующему адресу информацию, используемую в данный момент на еговходах-выходах, либо подключить квходам-выходам выбранное по данномуадресу слово, На входах-выходах блока оперативной памяти может присутствовать информация двух видов; либоинформация, передаваемая с выходовпервого регистра 2 через управляемыймногоканальный усилитель 10, - в этом5 13453256режиме входы-выходы блока оператин- Таким образом, после первого такной памяти работают на "вход" инфор- та работы в первый разряд ячейки бломации, либо при работе входов-выходов ка 1 оперативной памяти будет записаблока 1 оперативной памяти на вывод5на единица, а во всех остальных разинформации - информация, записанная рядах - нули.в ячейке оперативной памяти, записы- По второму такту работу устройст 11 11ваемая по переднему фронту сигнала в а по адресу з а.писи 1 также будетна третьем или четвертом выходе бло-записана единица , а счит аны к ак в лерка управления соответственно в первый 1 О вый 2 , так и во второй регистры 1 12 или второй 1 1 регистры . Соотв етс т- нули ,в енно изменению режима работы блока Поскольку выходы первого регистра1 оперативной памяти на его адресных 2 на время записи подключаются к вховходах з а период Т работы должно дам блока 1 оперативной памяти событь последовательно три значения 1 5 сдвигом на один разряд ( чере з управадреса : адрес записи А ., адреса ляемый усилитель 10), то во времясчитывания соответственно в первый тактов записи в разряды блока 1 опеА и во второй А регистрыСЦ,1 СИ.2ративной памяти записываются нули.(фиг.5 д). По третьему такту работы устройстДля работы устройства в режиме О ва, когда входной сигнал принял нулеодноканальной линии задержки с не- вое значение, в первый разряд блокасколькими выходами необходимы опреде оперативной памяти по адресу А11 11ленные соотношения между требуемой - 2 записывается О и при считываниивеличиной задержки и адресами з аписи из 5-и 6-й ячеек блока 1 оперативнойи считывания , 25 памяти и з них также считываются нули .Рассмотрим работу устройства в Состояние устройства не изменится допредположении , что требуемая величина поступления пятого такта, когда втозадержки равна четырем тактам и сдвиг рой адрес считывания Апринимаетсигналов между первыми и вторыми вы- значение, равное нулю , При этом приходами .устройства для задержки си гна- ЗО считывании в о второй регистр записылов равен одному или двум тактам . вает ся единица . Этот сигнал по ступаДля осуществления задержки на тре- ет на первый разряд второго выходабуемую величину необходимо ., чтобы устройства, но н е оказывает нлиния наразность между адресом записи А, содержимое блока 1 оперативной памяи адресом считывания Абыла бы ти.равна четырем, а разница между адре- По следующему (шестому) такту,сами А и А была бы равна еди- когда первый адрес считывания А , =О,СЧ,1 сч,2нице. а второй адрес считывания А= 1,Требуемая для осуществления задерж- в первый 2 регистр записывается едики последовательность адресов пред О ница из первого разряда блока 1 опеставлена на фиг.6, где каждому такту ративной памяти с адресом, равнымсоответствует три адреса А с А. , нулю. При этом на первом разрядеи А первого выхода устройства появляетсяСЧ. 2высокий потенциал.Допустим, что по первому тактУ 4 По седьмому такту единица с выхо 45запись входной информации (на входе да первого разряда первого 2 регистустройетва имеется "1") осуществляет- ра записывается во второй разрядся по адресу записи АС 1 = О. В этом ячейки блока 1 оперативной памятиже такте считывание в первый и во с адресом Аоп = 6. Таким образом,второй регистры производится из яче- в устройстве осуществлена задержка50ек блока 1 оперативной памяти с адре- в пять тактов, причем разность в посами А ч, = 3 и А,ч = 41 Посколь- явлении сигнала между первым и втоку рассмотренные работы устройстварым выходами равна первому такту.производятся в предположении нулевого Последовательность изменения сосодержимого всех разрядов памяти держимого блока 1 оперативной памятито на выходах блока оперативной па- н рассмотренных всех последующих такмяти как при первом такте считывания, тах представлена н табл.2, где предтак и при втором будут низкие потея- ставлено содержимое для случая блокациалы. 1 оперативной памяти объемом 8 слов7.13 по 4 разряда, причем содержимое каждого слова представлено в шестнадцатиричной форме.В том случае, если требуется изменить взаимный сдвиг между сигналами с первых и вторых выходов устройства, необходимо изменить адреса считывания во второй 11 регистр, не изменяя соответствия между адресом записи и адресом считывания в первый 2 регистр. Этот случай также рассмотрен в табл,1 с обозначениями А, , и Вых.2.Для.работы устройства необходимо в качестве первого 2 и второго 1 Регистров использовать регистры с управлением по фронту, поскольку момент записи в регистры опережает момент изменения информации на его входах только на время, равное задержке прохождения сигнала по адресно-информационным цепям блокаТаким обраом, устройство для задержки сигналов позволяет получить на двух выходах взаимно, сдвинутые сигналы, причем величина сдвига может быть изменена независимо от величины формируемой задержки.Первый вариант блока 3 управления (фиг.2) работает следующим образом.Для формирования управляющих сигналов для устройства задержки сигналов необходимо в каждом такте его работы сформировать три значения адреса блока оперативной памяти и четыре управляющих сигнала изменения режима работы блока оперативной памяти и Синхронизации записи в выходные регистры 2 и 11.При этом для увеличения быстродействия блока управления необходимо сократить количество элементов, через которые проходят тактовые сигналы от генератора 18 к адресным выходам блока 3 управления. Увеличение быстродействия блока управления достигается разделением процесса формирования сигналов на адресных выходах на два интервала, в первом из которых происходят соответственно формирование адреса, а во втором - выдача сформированного адреса на адресные выходы блока управления.Требуемая последовательность адресов Формируется на выходах блока 23 постоянной памяти, младшие входы адреса которого соединены с выходами счетчика, производящего последователь 45325ный опрос ячеек блока 23 постояннойпамяти, а старшие сигналы адресасоединены с соответствующими выходамилогического блока 20, формирующегоразбиение периода работы на три части, в одной из которых происходитзапись информации в блок 1 оперативной памяти, а в двух других - считывание из него информации.Временная диаграмма, поясняющаяработу блока 3 управления, представлена на фиг.б, где обозначено: авыходной сигнал генератора 18; б и в -выходные сигналы счетчика 19; г и д -сигналы с первого и второго выходовлогического блока 20 соответственно;е и ж - сигналы с пятого и шестоговыходов блока 20 соответственно; з,.и - сигналы третьего и четвертого выходов блока 20 соответственно; к, л,м - сигналы на первом - третьем иэседьмых выходов блока 20 соответственно.25 Работа блока 3 управления рассмотрена на примере формирования трехразрядного адресного слова, причем предполагается, что блок для задержкисигналов (фиг.) должен иметь три знаЗ 0 чения величины задержки сигнала ичетыре значения взаимного сдвига.На временной диаграмме (фиг.б)значения сигналов на первом и второмиз седьмых выходов представлены условно, эа исключением интервала времени Т, когда все сигналы равны нулю.Выбранные для работы блока 3 управ -ления сигналы иэ седьмых выходов бло ка 20 в зависимости от значений сигналов управления на управляющих входахблока 20 представлены в табл.3.Блок управления 3 работает следующим образом,ПеРиод Т работы (фиг,б) разбит натри части: Т, - когда с выхода блока23 постоянной памяти формируется кодсчитывания в первый регистр 2 устройства для задержки сигналов; Т - кого да на выходах блока 23 постоянной памяти формируется код считывания вовторой регистр 11 устройства для задержки сигналов н Т- когда на выходах блока 23 постоянной памяти форми руется код, соответствующий адресузаписи в блок 1 оперативной памятиустройства для задержки сигналов.Допустим, что работа блока 3управления начинается с момента, ког 134532550 55 да счетчик 22 находится в "нулевом состоянии". Содержимое блока 23 постоянной памяти представлено в табл.4 для случая 16-ти ячеек в блоке 1 опе 5 ративной памяти, причем содержимое блока 23 постоянной памяти показано для случая обеспечения возможности получения задержек между первыми выходами устройства - для задержки сиг О налов, равных 4-6 тактам, и взаимной задержки между первыми и вторыми выходами устройства, для задержки сигналов, равной 1-3 и 4 тактам. Для этого случая объем блока 23 постоянной памяти должен быть равен 2 = 28 4-х разрядных слова.Работу блока управления рассмот, рим для случая задержки между первыми выходами в четыре такта и задержки между первыми и вторыми выходами устройства для задержки сигналов в два такта. Рассматриваемый случай соответствует второй строке в табл.З.В момент времени С, на всех седь мых выходах блока 20 появляются нулевые потенциалы, что при нулевом состоянии счетчика 22 приводит к появлению на выходах блока 23 постоянной памяти кода "0".30В момент времени С по заднему фронту сигнала с любого выхода блока 20 (фиг.б ж) логики предшествовавшееэтому моменту состояние выходов блока 23 постоянной памяти записывается35 в первый 24 регистр блока управления.В этот же момент происходит сменасостояния на старших адресных входах блока 23 постоянной памяти в соответствии с второй строкой на фиг.б, т,е. формируется адрес "5" и изменяетсясостояние счетчика 22 по сигналу на шестом выходе.В блоке 23 постоянной памяти поадресу 50 (шестнадцатиричная запись) 45стоит число Е, которое и появляетсяна его выходах в момент времениэто число записывается в первый ре-гистр 24 блока управления, В этотже момент на третьем выходе блока 3 управления появляется сигнал, поступающий на первый регистр устройствадля задержки сигналов и записывающийв него информацию из блока 1 оперативной памяти, считанную по адресу,хранившемуся в регистре 24 блокауправления в интервале времени.В момент времени С также происходит изменение адресов старших разрядов блока 23 постоянной памяти и согласно фиг.б формируется адрес "1",т.е. с учетом изменения состояниясчетчика в момент , на выходе блока23 постоянной памяти формируется число, находящееся в ячейке с номером11, т.е, число 0 (табл.4), котороепоявится на адресных выходах блока 3управления в момент С и будет оста 5ваться там до момента , следующегоцикла Т,Таким образом, с выхода блока 3управления формируется последовательность адресов, по которым должен работать блок 1 оперативной памяти устройства для задержки сигналов.Второй вариант блока 3 управленияотличается от первого выполнениемсчетчика адреса в виде регистра сдви-га, вход первого разряда которогосоединен с выходом одного из разря-.дов блока 23 постоянной памяти.При этом для обеспечения работыЧво всем адресуемом пространстве блока постоянной памяти необходимо, чтобы последовательность чисел, формируемых на выходах регистра 25, соответствовала бы числам, формируемымпо закону нелинейной М-последовательности, например, 0 - 1 - 3 - 7 - Р- Е -- Д - А - 5 - В - 6 С - 9 - 2- 4 - 8- О.Каждому члену этой последовательности, играющему роль очередного адресного слова блока постоянной памяти, в ячейке с соответствующим адресом должен быть поставлен следующийпо последовательности член. Так, вячейке блока постоянной памяти с адресом "0" должно быть записано числоединица, в ячейке с адресом "1" должно быть записано число три и так далее. Представленная последовательность по своим свойствам эквивалентна ряду натуральных чисел и может быть исполь.ф зована для адресации блока оперативной памяти при работе его в устройстве для задержки сигналов, При этом существенным образом используется отсутствие физического сдвига информации в носителе, т.е. именно использование памяти с произвольной выборкой позволяет осуществлять за-, держку, используя в качестве счетчика формирователь М-последовательности.12 Блок 3 управления по второму варианту работает следующим образом.Допустим, в некоторый момент времени второй регистр 5 блока 3 управ 5ления находится в нулевом состоянии.Это означает, что на выходах блока23 постоянной памяти имеется число"1", поскольку старшие разряды адресов блока 23 постоянной памяти соедииены с седьмыми выходами блока 20,которые в интервале времени Т нафиг.б находятся в нулевом состояний.В момент времени С, по заднему фронтусигнала на пятом выходе блока 20,:совпадающему с фронтом сигнала на.шестом выходе блока 22 логикифиг.б е, ж), соответственно производится запись слова с выходов блока23 постоянной памяти в первый 24регистр блока управления и "сдвиг"содержимого второго 25 регистра блокауправления на один разряд вправо сзаписью "1" вепервый разряд, т,е.на младшие разряды блока 23 постоян"25ной памяти в качестве адреса подаетсячисло "1", что при использовании второй строки табл.З, соответстнует считыванию в интервале времени й,числа из ячейки блока 23 постояннойпамяти с адресом числа "0".В момент времени С производитсязапись этого числа в первьй 24 регистр блока управления и одновременно по сигналу на третьем выходе(фиг.бз) блока управления произво 35дится запись в первый регистр устройства для задержки сигналов. В моментвремени С, когда старшие разрядыадреса в соответствии с табл.Зпринимают значения "1", из блока 23постоянной памяти считывается число,соответствующее адресу очередногозаписываемого слова для блока 1 оперативной памяти устройства для задерж - 45ки сигналов, куда производится записьпо сигналам с первого и второго(Фиг.б г, д) выходов блока управлени яТаким образом, на адресных выходах блока 3 управления происходит форми- . рование адресов в последовательности, определяемой кодировкой блока 23 постоянной памяти и логикой работы логического блока 20. В дальнейшем цикл работы блока 3управления повторяется. 1345325Формула изобретения1.Устройство для задержки сигналов, содержащее блок оперативной памяти, первый регистр, блок управления, адресные выходы которого поразрядно соединены с соответствующимиадресными входами блока оперативнойпамяти, первый и второй управляющиевходы которого соединены соответственно с первым и вторым управляющимивыходами блока управления, выходыблока оперативной памяти соединены ссоответствующими входами данных первого регистра, выходИ которого являются первыми выходами устройства, о т -л и ч а ю щ е е с я тем, что, сцелью расширения функциональныхвозможностей за счет Формирования дополнительной серии выходных импульсов и повышения быстродействия внега введены управляемый многоканальный усилитель и второй регистр, выходы которого являются вторыми выходамиустройства, входы данных поразрядноподключены к соответствующим выходамблока оперативной памяти и к соответствующим выходам управляемого многоканального усилителя, вход управления которого соединен с первым управляющим выходом блока управления,третий и четвертый выходы которогосоединены соответственно с тактовымивходами первого и второго регистров,вход первого канала многоканальногоуправляемого усилителя является входом устройства, вход каждого последующего канала управляемого многоканального усилителя подключен к выходу предыдущего разряда первого регистра,причем входы управления блока управления являются соответствующимиуправляющими входами устройстна.2.Устройство по п.1, о т л и -ч а ю щ е е с я тем, что блок управления содержит генератор импульсон,первый .счетчик, логический блок, первые входы которого соединены с соответствующими выходами разрядов первого счетчика, второй вход подключен квыходу генератора импульсов и счетному входу счетчика, второй счетчик,блок постоянной памяти и регистр, выходы разрядов которого являются соответствующими адресными выходами блока управления, первый, второй, третийи четвертый выходы логического блокаявляются соответственно первым, вторым, третьим и четвертым управляющими выходами блока управления, пятый11 Г 111 О 1 О 1 О О О О О О О О 1 О 1 О О О О 4 3 3 4 4 5 5 6 6 7 7 О О 13 1345325 14и шестой выходы логического блока первого регистра являются соответстподключены соответственно к тактово- вующими адресными выходами блока му входу второго счетчика и тактовому управления, первый, второй, третий входу регистра входы разрядов кото- и четвертый выходы логического блокаУ5рого соединены с выходами соответст- являются соответственно первым, втовующих разрядов блока постоянной па- рым, третьим и четвертым управляющимяти, младшие. адресные входы которого ми выходами блока управления, пятый, соединены с выходами соответствующих н шестой выходы логического блока разрядов второго счетчика, старшие 1 О подключены соответственно к тактовоадресные входы блока постоянной па- му входу второго и первого регистров, мяти соединены с соответствующими входы разрядов первого регистра соедиседьмыми выходами логического блока иены с выходами соответствующих развходы управления которого являются рядов блока постоянной памяти, млад- соответствующими управляющими входами 16 шие адресные входы которого соединены блока управления. с выходами соответствующих разрядов3.устройство по п.1, о т л и ч а ю - второго регистра, старшие адресные щ е е с я тем, что блок управления входы блока постоянной памяти соедисодержит генератор импульсов, первый иены с соответствующими седьмыми высчетчик, логический блок, первые вхо ходамилогического блока, входы управды которого соединены с соответствую- ления которого. являются соответствующими выходами разрядов счетчика, вто- щими управляющими входами блока управрой вход подключен к выходу генерато- ления, причем вход первого разряда ра импульсов и счетному входу счетчи- второго регистра сдвига соединен с ка, блок постоянной памяти, первый 25 одним из выходовблока постоянной и второй регистры, выходы разрядов памяти.