Устройство для декодирования кода

)4 Н 03 И 13/00 ИСАНИЕ ИЗОБРЕТЕНИЯ ЕТЕЛЬСТ АВТОРСКОМ оярино обнаружения ошибок,с выходом блока отка етве.вход - (фВ одироа от дся четервый иод явля вания, а выходом го блока дами перматоров,ертым строиства, сумматоров ого и треть второй вход од вто ъеди о бл в о оединен с вто ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ(54)(57) 1, УСТРОЙСТВО ДЛЯ ДЕКОДИРОВАНИЯ КОДА, содержащее первый и второй сумматоры, вычислитель, четности,блок отказа от декодирования, умножитель, формирователь кодов, корректор, блок обнаружения ошибок и первый блок сумматоров, в од которогообъединен с первым входом вычислителя четности, информационным входом корректора и соединен с первымвходом устройства, а первый выходсоединен с первыми входами блока обнаружения ошибок, формирователя кодов и первого сумматора, второй входвычислителя четности соединен с вторым входом устройства, а выход - спервым входом блока отказа от декодирования, первый выход корректораявляется первым выходом устройства,выход блока отказа от декодированияявляется вторым выходом устройства,выход первого сумматора соединен спервым корректирующим входом корректора, второй корректирующий вход которого соединен с выходом второгосумматора, к входу которого подклю",чен выход формирователя кодов, выходблока обнаружения ошибок соединен свторым входом блока отказа от декодирования и является третьим вьходом устройства, о т л и ч а юе с я тем, что, с целью повышениябыстродействия и достоверности обрабатываемой информации, в него введены второй и третий блоки сумматоров,вычислитель обратных корней, формирователь исключенных кодов и корректор четности, первый вход которогообъединен с вторым входом устройства,второй вход объединен с вторым входом блока обнаружения ошибок и соединен с выходом вычислителя четности,третий вход соединен с выходом блока рым выходом первого блока сумматоров, а выход - с первым входом умножителя и вторым входом формирователякодов, выход третьего блока сумматоров соединен с третьим входом блокаобнаружения ошибок и вторым входомумножителя, третий вход которогоподключен к первому выходу первогоблока сумматоров, а выход - к входувычислителя обратных корней, первый выход которого соединен с третьим входом формирователя кодов, выход которого соединен с вторым входом первого сумматора, второй выход вычислителя обратных корней соединен с третьим входом блока отказа от декодирования, четвертый вход которого подключен к выходу формирователя исключенных кодов, первый вход ко% о щ Ю о ощ ь о.ьф ЮеО Юс ее О Ю Ю о Ю О Ю Ю1190525 Составитель Б. ХодовТехред А.Бабинец едактор О. Юрковецка Корректор А.Зимокосов Заказ 7003/59 одписно д. 4/5 лиал ППП "Патент", г. Укгород; ул. Проектная Тир НИИПИ Государстве по делам изобрете 035, Москва, Жаж 871ного комитетаий и открытийРаувская набторого соединен с выходом первогосумматора, второй вход - с выходомвторого сумматора, а третий вход - свторым выходом корректора, управляющий вход которого соединен с выходомблока обнаружения ошибок, выход умножителя подключен к пятому входублока отказа от декодирования,2, Устройство по п. 1, о т л и ч аю щ е е с я тем, что корректор содержит блок элементов И-ИЛИ-НЕ, сумматор,блок инверторов, первый и второй дешифраторы старших разрядов, первый ивторой дешифраторы младших разрядов,управляющие входы которых объединеныи соединены с управляющим входом корректора, первый корректирующий входкоторого соединен с информационнымивходами первых дешифраторов младшегои старшего разрядов, а второй корректирующий вход - с информационнымивходами вторых дешифраторов младшегои старшего разрядов, выходы дешифраторов через блок элементов И-ИЛИ-НЕсоединены с первым входам сумматора,второй вход которого соединен черезблок инверторов с информационнымвходом корректора, а выход - с первым выходом корректора, выходы дешифратаров соединены с вторым выходомкорректора,3. Устройство по пп. 1 и 2, о тл и ч а ю щ е е с я тем, что вычислитель обратных корней содержит дешифраторы младшего и старшего разрядов, блок элементов И-ИЛИ-НЕ, блокэлементов И-НЕ и дешифратор нуля,вход которого соединен с выходомблока элементов И-НЕ и первым выходомвычислителя обратных корней, входкоторого соединен с входами дешифраторов младшего и старшего разрядов,выходы которых соединены с соответ 1190525ствующими входами блока элементовИ-ИЛИ-НЕ, выход которого соединенс входом блока элементов И-НЕ, выход дешифратора нуля подключен квторому выходу вычислителя обратных корней,4. Устройство по пп. 1-3, о т л ич а ю щ е е с я тем, что формирователь исключенных кодов содержит первый, второй, третий и четвертый элементы И и первый и второй элементыИЛИ, входы первого и второго элементов И соединены соответственнос первым и вторым входами формирователя исключенных кодов, а выходы -с первыми входами соответственно первого и второго элементов ИЛИ, вторыевходы которых, а также первые и вторые входы третьего и четвертого элементов И подключены к третьему входуформирователя исключенных кодов, выходы третьего и четвертого элементовИ соединены с третьими входами соответственно первого и второго элементов ИЛИ, выходы которых соединены свыходом формирователя исключенныхкодов.5. Устройство по пп, 1-4, о т л ич а ю щ е е с я тем, что корректорчетности содержит первый и второйэлементы И и сумматор, первый входкоторого соединен с первым входомкорректора четности, второй входкоторого соединен с первым входом первого элемента И, третий и четвертыйвходы корректора четности соединеныс соответствующими входами второгоэлемента И, выход которого подключенк второму входу первого элемента И,выходы элементов И и второй и третийвходы корректора четности соединеныс соответствующими вторыми входамисумматора.Изобретение относится к вычислительной технике и может быть использовано в системах обработки, хранения и передачи информации, в частности в быстродействующих запоминающих устройствах с параллельной записью и считыванием. Целью изобретения является повышение быстродействия путем ускоренной выдачи кодового слова при отсутствии ошибок и достоверности обрабатываемой информации за счет использования, при отборе от декодирования, фактов отсутствия решения ква1190525 дратного уравнения и наличия исключенных локаторов.На фиг. 1 приведена блок-схема устройства для декодирования кода; на фиг. 2 - блок-схема корректора," на фиг. 3 - блок-схема вычислителя еобратных корней. Устройство для декодирования кода содержит первый блок 1 сумматоров, второй блок 2 сумматоров, третий блок 3 сумматоров, вычислитель 4 четности, корректор 5 четности, умножитель 6, блок 7 обнаружения ошибок, вычислитель 8 обратных корней, блок 9 отказа от декодирования, первый сумматор 10, корректор 11, формирователь 12 кодов, второй сумматор 13, формирователь 14 исключенных кодов, первый вход 15, второй вход 16, пер- З вый выход 17, второй выход 18, третий выход 19, четвертый выход 20, Корректор 11 содержит первый дешифратор 21 старшихразрядов, первый дешиФратор 22 младших разрядов втоУ рой дешифратор 23 младших разрядов, второй дешифратор 24 старших разрядов, блок 25 элементов И-ИЛИ-НЕ, сумматор 26 и инвертор 27. Вычислитель 8 обратных корней содержит де шифратор 28 старших разрядов, дешифратор 29 младших разрядов, блок 30 элементов И-ИЛИ-НЕ, блок 31 эле.ментов И-НЕ и дешифратор 32 нуля. Формирователь 14 исключенных кодов содержит первый, второй, третий и четвертый элементы И 33-36 И и первый и второй элементы ИЛИ 37 и 38. Корректор 5 четности содержит первый и второй элементы И 39 и 40 и сумма тор 41. Блок 7 обнаружения;ошибок содержит элементы ИЛИ 42-45, а блок 9 отказа от декодирования - элементы ИЛИ 46-48, элементы И 49 и 50 и сумматор 51. Одной связи фиг, 1-3 соот ветствует несколько электрических связей, Например, от входа 15, выхода 17 и выходов блока 25 отходят шины шириной й -1 разрядов. От первого выхода блока 1 и от выходов блока 3 и умножителя 6, сумматора 10, сумматора 13 отходят 2 ш-разрядные шины (В-разрядов - прямые значения сигналов и празрядов - инверсные значения). От первого выхода вычисли- И теля 8 отходит (в)-разрядная шина. От выхода формирователя 12 отходит 42-разрядная шина. 4Устройство работает следующим образом.Работа устройства описана для случая, когда количество информационных разрядов К=64, а длина декодируемого кода й +79, т.е, 15 разрядов являются проверочными. Информация поступает в устройство и передается между блоками в параллельной форме. Декодируемое 7-9-разрядное слово а==(аоь а , ав ), которое, возможно, содержит ошибки, поступает на Входы 15 и 16 устройства. При этом разряд проверки на четкость а поступает на вход 16, откуда проходит в вычислитель 4 и корректор 5У а остальные разряды а , а постуффлают на вход 15, откуда проходят в блоки 1-3, вычислитель 4 и корректор 11.При работе устройства каждому разряду декодируемого слова а ставится в соответствие локатор разряда, являющийся элементом конечного поляРГалуа СР(2 ). Это поле содержит 128 элементов. Элемент И поля СР(2 ) представляется либо набором из семи двоичных разрядов либо многочленомИбьсо о ф6где И,С 0,1,- примитивный элемент поляСР(2 ), являющийся корнеммногочлена х + х + 1,711 1Знак + здесь и далее обозначает сложение по модулю два (для векторов - пора зряд ное сложение по модулю два ) . Для коррекции ошибок в устройстве вычисляются локаторы искаженных разрядов : локатор первой ошибки 1 , локатор второй ошибки 1. Локаторы ошибок формируются следующим образом . По декодируемому слову а блок 1 вычисляет сумму локато- рОВ ошибок Б = 11+17, блок 3 Вычисляет сумму обратных локаторов Б12 Б = - + т- , вычислитель 4 вычисляет проверку на четность Р. Если Б, =Б =0 и Р=О, то ошибок в слове а нет. Если Б = Б 2= 0 и Р=1 то имеет 1 ся ошибка в разряде ао. Если Бф О, Б Ф О, = Б (т.е. Б Б=1) и Р=1 тоЛф имеется одна ошибка в разряде с лока 1190525тором х 1=Б. Если Б Ф О, Б Ф О,Б и Р О, то имеется ошибка в разряде с локатором=Я и,кроме того,ошибка в разряде а . Наконец, еслиоБ, О, Бг фО, Я Яг Ф 1 и Р=О, то предполагается, что имется две ошибкив разрядах а , а, с локаторамид. Во всех остальных случаях(в частности, если Б 1 ф О, Б г = О,или Б О, Б фО или БфО Б 60Б, БД 1, Р=1) необходимо отказатьсяот декодирования, так как количествоошибок равно или больше трех,В случае, когда Бс Ф. 0 БгОЯ, Б, 1, и Р=О, локаторы ошибок д1вычисляются путем решения (в умножителе б, вычислителе 8, сумматоре10, формирователе 12 и сумматоре 13)системы уравнений над полем СР(2 )7( +"г 1 + 1Я г" Для решения системы (2) вначалвычисляется корень квадратного унениях + х + - = О, (3)г 1 Я = БюБг ри этом умножитель чинуумножая в и Вычислитель 8 по тной свободному члеформируете СР(2 ) Беличинее на об нахо дит корень х квадратного уравнени (3) или определяет, что уравнение (3) не имеет решений, В последнем случае устройство отказывается от декодирования.Формирователь 12 и сумматор 13 умножая корень х на Я ,формирует тор первой ошибки ока= хБ. Параллельно, используя промежуточные результаты, формирователь 12 и сумматор 13 формируют локатор второй ошибки+ Я 2 Корректор 11 осуществляет коррекцию искаженных разрядов, используя значения локаторов д и х.ГЕсли ошибка имеется в разряде а она корректируется в корректоре 5,Блок 7 обнаруживает ошибки, сравнивая с нулем величины Б и Яг, Блок9, используя информацию из корректора 5, блока 7, вычислителя 8 и формирователя 14 формирует сигнал отка) за от декодирования при наличии трехкратных ошибок и фазированных пакетов ошибок длины "4".Декодирование слова а выполняется в устройстве с учетом того, что кодовое(безошибочное) слово а = =(ао а , аВ ) сформировано с помощью матрицы К, состоящей из трех К 1, Кг, К 1 подматриц приведенных в табл. 1. В слове а разряды ао, а, а ц, а,6, айага 4 В - проверочные, остальные разряды - а1% 17ар аЗЗа 4 а 49ав - информационные. Каждому проверочному разряду соответО 15 20 ствует в матрице К столбец с однойединицей, строка, содержащая эту еницу, указывает (своими единицами)какие информационные разряды участвуют в формировании данного прове 25рочного разряда. Например, а =а+ а 7 г+ ал+ ,.+ ав.1 атрице К при декодировании сооветствует проверочная матрица Н, с30 стоящая из трех подматриц Н Нги приведенная в табл. 2. (В табл.показано также, что с входа 16 разряд А поступает на д-й разряд вхо/.блока 1, 1=1. .,78).35 К ый столбец матрицы Н явля ди-,4 Ут- он2дааждется локатором соответствующего разряда декодируемого слова а , Локаторразряда представляет собой семиразрядный двоичный набор - элемент поляСР(2 ). Каждый столбец матрицы Нг является элементом поля СР(2) обратным соответствующему локатору, т.е.если столбец матрицы Н есть элемент1 поля СГ(2 ), то соответствующийстолбец матрицы Н есть элемент тгполя СР(2 ),1Иатрица Н является строкой из79 единиц и обеспечивает проверкуна четность декодируемого слова,Блок 1 вычисляетБ,+г=-(Б 16 эБ 1 Б 1 о ) (4)Гпутем умножения слова (О, а, , ав )на транспонированную матрицу Н 4 реализуя при этом (Б 1ЯБо )=(О, а,ав )Н где Т - знак транспонирования матрицы.Умножение вектора на матрицу реализуется с помощью сумматоров по моду% б бБлок 3 с помощью сумматоров по модулю два с прямыми и инверсными выходами, входящих в его состав, вычисляет сумму обратных локаторов ( 7 Б , являющуюся элементом поля СР(2 ),1 12 ( 76 7 7 о)путем умножения слова (оа, ав ) на транспонированную матрицу Нг,Блок 4 с помощью сумматоров по модулю два с прямыми и инверсными выходами входящих в его состав, вычисляет проверку на четность Р, реализует при этом соотношениеО ) 7 В) Р О а Ч 45 30 1Блок 2 с целью подготовки умножения в умножителе 6 вычисляет в Формирователе 12 и сумматоре 13 шесть . попарных сумм двоичных компонентов величины 81 .1 (3 Ч - 15 Ц 6 Б)б )о При этом величины 07 б которые используются в умножителе 6, вычисляются непосредственно по декодируемому слову одновременно с величиной 84 . Это позволяет начать умножение в умножителе 6 сразу же после вычисления 8 8 что сокралю двакоторые при необходимости имеют прямые и инверсные. выходы. Напри-. мер, двоичные разряды 88, формиI 1Руются так: Б,б =а 4 а,В Б.=5 =а а, +а-, а 7 Вт,е. при формировании 1-го разряда произведения вычисляется сумма по модулю два)тех разрядов слова а , номера которых соответствуют единичным элемен-10 там -й строки матрицы.В связи с тем, что количество входов сумматора по модулю два не превышает 8 или 9, то при реализации умножения вектора на матрицу обычно вна чале получают промежуточные суммы А из 8-9 слагаемых из которых затемФормируют разряды произведения. Так для получения 8(б и 8,5 можно вначале сформировать промежуточные суммы ,20А = а 4 в++ ав,IА =агг++а в4А =а 2+ +а 425Аб =а 4 о++а 47а затем разряды произведения щает время декодирования. Вычисление П 7Уб выполняется в блоке 2 с помощью сумматоров по модулю два) ) путем умножения слова (о,а а 78) на транспонированную матрйцу Н 4 приведенную в табл. 3, При этом реализуется соотношение" Для реализации выражения (5) .в блоке 2 могут быть использованы промежуточные результаты суммирования А "полученные в блоке 1 при реализации выражения (4). Например, 0-= =А +А +Аз+А +А. Указанные промежуточные результаты А поступают в блок 2 с второго выхода блока 1. С этого же выхода в блок 2 поступают двоичные компоненты величины Б необходимые для формирования тех сумм П ; которые используются только в формирователе 12. В рассматриваемом случае - это 8, 8 гпо которым вычисляется Б, .=Б +Б,г, Умножитель 6, используя величины ПгПб, выполняет в поле СР(2 ) умножение Б7на 8 7 получая величину 8=8) 8 7= (б я я При этом с помощью логических элементов И-НЕ, НЕи сумматоров по модулю два с прямыми и инверсными выходами, входящих в состав умножителя 6, реализуются соотношениягг "1 -г о 7 о )б+Ягг + г (г+ гв (э3+37, 25 3 74 4 7 Ъ % 22 б2 ( го ай.=(Бб 8 82 б 8)г )+Бг, юг+874 Пэ+г(нг 2 г гг 1(гг г + ( го гг.Величина я обратна свободному члену квадратного уравнения (3), Это уравнение либо имеет два решения х и у, либо не имеет решений. При этом решения х и у, являющиеся элементами поля СР(2 ), имеют вид х=(хб хд х 1 1)у (хбхг ху )т.е. решения отличаются одно от дру гого только в компоненте Н, (1). Вычислитель 8 определяют, имеет ли решение уравнение (3), и решает это уравнение. Если решение есть, то на втором выходе вычислителя 8 Форфируется дискриминант 0=0 а на первом выО ходе выдаются двоичные компоненты решения х х. Если решения нет, то на втором выходе Формируется значение В=1, а на первый выход выдаются нули. 15В случаях, когда я=Б 1 Бг= (т.е.в случае однократной ошибки) и когда я=О (т.е при отсутствии ошибок или при наличии многократных ошибок), уравнение (3) не имеет решений и на 20 первый выход выдаются нули.В формирователе 12 и сумматоре 13 вычисляется локатор первой ошибки 1 путем умножения корня х на Б. При этом формирователь 12 с помощью эле ментов И-НЕ, входящих в его состав, вычисляет 21-частичное произведение видаЬ =х;Б , 1=ш; 1=12. , 7-ш, тп=126 зд и 21-частичное произведение вида1; =хП , ь.=ш =7-ш 56; ,в=16.Сумматор 13 с помощью сумматоров по модулю два с прямыми и инверсными выходами, входящих в его состав, вычисляет двоичные компоненты локатора первой ошибки х=(з.6 З.ц, ). При этом реализуются выражения16 =166 +Ь 91 +Ь 4 г +Ь зу+Ьг 4 Ь% Б 64016 +16 Ь 4 Ьзг Ьгу Ь и Бн1 4 164 +1+146 +Ь з +Ь гх +Ь и +Б 4 ь(Если д=О или я= то на вход Формирователя 12 из вычислителя 8 поступают нули и на выходе сумматора 13 фор мируется локатор х =Б. Сумматор 10 с помощью сумматоров по модулю два с прямыми и инверсными выходами, входящих в его состав, вычисляет локаторвторой ошибки 1=(126-г -го) 55 при этом реализуются выражения 66+в Ь 4 г+ЬяЬг 4+Ь1= 16, +1 е+Ь+Ь . +Ь+Ь 1 = 1 +1 +146+Ьз+Ьгг+Ь,,г 4 64 66дгз 1 н 1 и 1461.6+Ьг+Ьи16 г+1 з+144+1 э 6+1 г 6+Ь нд з - 161+1 и +14 э+1 з 4+1 г 6 +1 6го 61 Ьуг Ь 43 Ь 34 Ьг Ь 6Блок 7 обнаруживает ошибки, срав-.нивая с нулем величины Б , Б и Р,При этом с помощью логических элементов И, ИЛИ и НЕ, входящих в составблока .7, реализуются соотношения,вычисляющие двоичные сигналы РРР и Ио6 ,оО, если Б =01, если Б ф О, 1=12 (7) Р = РЧРЯ О, если И =0 1, если И 1/ (дах а а 7 - знак логической операцииИЛИ,И =РЧР =згО, если в слове а ошибок нетесли в слове а ошибка есть.(9)Сигнал И с выхода блока 7 поступает на выход 19 для использования всистеме, включающей предлагаемый декодер.Сигнал Р с выхода блока 7 поступает на входы корректора 5 и блока 9,а также на управляющий вход 15 корректора 11. Сигналы Р Р поступают наблок 9.Корректор 11 дешифрирует локаторыI11 и корректирует разряды аа . Локатор 11поступающий на второи корректирующий вход корректора11, разбивается на две части. Младшие тРи РазРЯДа (1,г 1 о .,о) постУлают на информационный вход дешифратора 23, а старшие четыре разряда (16 в 14 ц ) - на информацион ный вход дешифратора 24. Аналогичностаршие разряды локатора 1 -(1 ,1 хг 1 гу ) поступают с второго корректирующего входа корректора 11 в дешифратор 21, а младшие разряды (гг в "го ), - в дешифратор 22,Сигнал Р с управляющего входакорректора 11 поступает на управляющие входы дешифраторов 22 и 23.11, если локаторормирователь 14 реия2, =3.5иЖЖшЕ =.Чш Чш,исключенный.лиэует соотноше-. 55 Ь ; (1 О)3 6 Если Р=1; то дешифраторы 22 и 23 открыты. В этом случае дешифратор 23 формирует разрядное двоичное слово Ь=(ЬЬ 1 Ь, ) с одной единицей в разряде, соответствующем коду на информационном входе дешифратора. Аналогично дешифратор 22 формирует 8-разрядное слово с одной единицей =О/Е 1Г). Дешифраторы 21 и 10 24 формируют 16-разрядные слова с одной единицей соответственно Н =(цо эН 1 ээН/6 ) и ш=(/поюш 1 ьвш /)Слова Ь,й,ц,ш с выходов дешифраторов 21-24 поступают в блок 25 и, кроме 15 того, проходят на второй выход корректора 11, откуда поступают в формирователь 14,Блок 25 формирует инверсное корректирующее слово Е=(Е,Е ), 2 Двоичный сигнал Е =О, если на первый корректирующий вход или на второй корректирующий вход корректора 11, поступил локатор 1-го разряда. В противном случае, сигнал Е =1,Таким образом, в блоке 25 выполняется вторая ступень дешифрации и объединение (по ИЛИ) соответствующих сигналов. В сумматоре 26 корректируются и исправляются разряды а,. 30а путем реализации соотношений а =а 6 Е; 3=1,278./ Если ошибок в разрядах а а 1.у нет, то сигнал Р=О и дешифраторы 22 и 23 закрыты, В этом случае, независимо от значений сигналов на соответствующих входах, на выходах дешифраторов 22 и 23 формируются нулевые слова, и корректирующее слово Е состоит из единиц Е=(11). Раэряды аа проходят на выход 171 без измененияЕсли локатор д 1 илиявляется исключением (элемент поля СР(2 ) не ис/пользуемый в качестве локатора) и45 есть ошибки в разрядах а а то необходимо отказаться от декодирования. Это выполняет формирователь 14. Он анализирует, являются ли 1,исключенными, и формирует сигна лй 21,2 в соответствии с выражениемО, если локатор д не исключенный, Сигналы Е Е поступают в блок 9, который с помощью сумматоров по модулю два и логических элементов И, ИЛИ, НЕ, входящих в его состав, формирует двоичные сигналы Вц 1/Ч Ф(12) И=(Р+Р) ЧРВ(ВЧЕ,ЧР) ЧРЕ =О, если на выходе 17 исправленноеслово1, при отказе от декодирования (13) РВ = 1 в случае, когда хотя бы одно Я ф О и 8 1 1. Отказ от декодирования при Я 1=0, Я фО и ЯО, Я О обеспечен членом Р 1+Р . Если Я 1 О, ЯО, я 41, то отказ от декодирования вырабатывается в любой из трех ситуа-" ций: 0=1, уравнение (3) не .имеет решений; 2 =1, локатор- исключенный, Р=1, количество ошибок нечетно, Кроме того, отказ от декодирования вырабатывается независимо от значе-. ния 8, если Я 1 ф О, Я .,60 и Е 1 =1 (т,е, локатор 1 - исключенный).Корректор 5 корректирует разряд а, реализуя при этом соотношениеЕ =РРЧРВР, а =а. +Е =а, +Р+Р+ВР+ВРР. (14) Функционирование вычислителя 8 заключается в том, что старшие разряды (КБ,84,дз) величины я поступают на вход дешифратора 28, а младшие РазРЯды (8 ,8 т,Я ) - на вход дешифратора 29, На выходах этих дешифраторов формируются соответственно16 - разрядное слово с=(с,с, с,) с одной единицей и 8-разрядное слово Р=(Р ,Р 1Р ) с одной единицей. Слова с и р поступают на блок 30, где формируются 15-разрядное двоичное слово й=(С 1й, ) и 12-разрядное двоичное слово 8=(В/,.., 8/ ). Если уравнение (3) не имеет решений (9=1), то все разряды слов и о равны единице. Если равнение (3) имеет решение (Э=О), то один разряд в каждом из слов 1,п может быть равен нулю. Разрядравен нулю, если старшие разряды (Х 6 Х Х 4 Хз) реше ния образуют число 1. Таких случаев ровно четыре, поскольку все 63 решения уравнения (3) различны.Для формирования разряда С в блоке 30 реализуется логическая функция И-ИЛИ-НЕ вида а для формирования разряда ц- функция видац = СР ЧСи Р ЧС, Р ЧСР, (16)10Слова С и Ч из блока 30 поступают в блок 31, где с помощью элементов И-НЕ выполняется окончательное объединение сигналов, и формируют раз.ряды х х. При этом реализу ются выражения= Ч,у,азуу,у,оуц, Ч;х =6 6 г 6 9 1 о Й 17 ) 20С "9 7 9 Ц "1 9 х 49 6 С е е 1 е е 4 9 4 Гг В 14 "БЬ 8 9 Ю и 17 Я 425 В дешифраторе 32 реализуется выражениеР х 1 ЧХ 7 Ч ее ЧхьФункции, выполняемые умножителем6, аналогичны функциям, выполняемымформирователем 12 и сумматором 13.В блоке 7 формируют в соответствиис выражением (7) величины Р,Б ц ЧБ/9 ЧееЧБЮ и Р 7 Б 76 ЧБ 7 Чее ЧБ 7В элементе ИЛИ 44 формируется величина Р=Р ЧР 7 . На выходе 19 сформирован сигнал Ы =РЧР,В случае, если К ф 64, устройствоработает аналогично. При этом локаторы разрядов являются элементами поляСР(2 ), система (2) и уравнение (3)решаются над полем СР(2 ), все операции декодирования выполняются вполе СР(2 ф), где а=1 ол, п=К+2 в+1,Другими словами, поле СР(2) заменяется полем СР(2). Например, если К==128, то в=8, и все операции при работе устройства выполняются в полеСР(2 ).1 б 15о о ещ офщ9 тщщ тщщ о о 3 о О а о о т от щ О о о о о о о е о О о Ю т о л Ос л О О О Ю т о о ощ ещ ещ о т о о О о о о о, ;о то О О И л л о о о О о оа. ОО О ещ ещ ещ ощ 0 о о