Устройство для вычисления элементарных функций

(9 11 С 06 44 КОМИТЕТ СССРНИЙ И ОТНРЫТИЙ ГОСУДАРСТВЕННЫ ПО ДЕЛАМ ИЗОБРЕ лг цфь БРЕТЕНИЯ АВТОРСКОМ ЕЛЬСТ(56) 1; Авторское свидетельство СССР У 451989, кл. С 06 Р 1/02, 1970.2. Авторское свидетельство СССР 9 983707, кл, С 06. Г 7/544, .1981 (прототип)(54)(57) 1. УСТРОЙСТВО дЛя ВЫЧИСления ЭЛЕМЕНТАРНЪХ ФУНКЦИЙ, содержащее регистр операции, дешифратор операции, блок управления, блок сброса, регистр мантиссы результата, сумматор результата, первый и второй умножители, регистр мантиссы члена .ряда, регистр мантиссы псевдоаргумента, регистр мантиссы константы, с первого по четвертый блоки памяти, коммутатор, счетчик адреса и регистр мантиссы ошибки, причем вход кода операции устройства подключен к информационному входу регистра операции, выход которого соединен со входом дешифратора:операции, выход регистра мантиссы константы соединен с первым информационным входом первого умножителя, выход которого соединен с первым информационным входом второго умножителя и информационным входом регистра мантиссы псевдоаргумента, выход которого соединен с информационным входом регистра мантиссы константы, вторым информационным входом первого умножителя и установочным входом регистра мантиссы члена ряда, выход и инФормационный вход которого соединены соответственно со вторым информационным входом и ОПИСАНИЕ выходом второго умножителя, выход регистра мантиссы результата соединен с первым входом мантиссы сумматс- ра результата, выход счетчика адреса соединен с информационным входом коммутатора, выходы с первого по четвертый которого соединены с адресными входами соответственно с первого по четвертьй блоков памяти, выходы разрядов мантиссы которых соединены с установочным входом регистра мантиссы константы, причем блок управления содержит три регистра сдвига, три элемента ИЛИ, два элемента И, генератор импульсов, распределитель импульсов, три триггера и девять групп З элементов И, выход генератора импуль" сов соединен со входом распределителя импульсов, первый выход которого соединен с первым входом первого элемента ИЛИ, первыми входами эле 1 ментов И с первой по третью групп, второй выход распределителя импуль сов соединен со вторым входом первого элемента ИЛИ,первыми входами элементов И четвертой группы и вторыми входами элементов И первой груп пы, третьи входы которых соединены с выходом первого триггера, третий выход распределителя импульсов соеди нен с третьим входом первого элемента ИЛИ и первыми входами элементов И пятой группы, четвертый выход распределителя импульсов соединен с чет вертым входом первого элемента ИЛИ и первыми входами элементов И с шестой по восьмую групп, выход первого триггера соединен со вторыми входами элемента И второй и шестой групп, третьи входы элементов И первой ию16 то триггер 59 устанавливается в "1". Сигнал сброса задерживается на время работы сумматора 2 и передачи результата на регистр 5.После окончания вычислений все схемы приводятся в исходное состояние, результат операции снимается с регистра 5 мантиссы результата и счетчика 20 порядка результата. Технико-экономическая эффективность данного устройства по сравнению с прототипом состоит в увеличении точности вычислений за счет использования информации в форме с плавающей запятой,15 1145340блок 31 сброса, который в соответствии с алгоритмом (10) определяет момент достижения заданной точностивычислений,Блок 31 сброса работает следующимобразом.На вход блока 31 с вычитателя 26поступают признаки получаемых результатов. Если при вычитании порядковП, и П получился отрицательный ре Озультат, то признак запоминается натриггера 59. Если результат равеннулю, то признак запоминается натриггере 60 и проверяется признакрезультата вычитания М и М , Еслипоступает признак "меньше или равно",аГеУЗЗ ОРОАЕ . УЗ еЗРЕЗСя Закаэ 1173/36 Тираж 710: 6 оад ШШшестой групп соединены с выходом,цешифратора операции, входами второго и третьего элементов ИЛИ и первыми входами элементов И девятой группы, выход второго триггера соединен со вторыми входами элементов И третьей, четвертой и седьмой групп, выход третьего триггера соединен со вторыми входами элементов И пятой и восьмой групп, выходы второго и третьего элементов ИЛИ соединены с первыми входами соответственно первого и второго элементов И, вторые входы которых соединены с выходом переноса первого регистра сдвига, выход первого элемента И соединен с информацион" ным входом второго регистра сдвига, выход переноса которого соединен с информационным входом третьего регистра сдвига и выходом второго элемента И, выход первого элемента ИЛИ соединен со входом сдвига всех регистров сдвига выходы разрядов с пер/вого по третий третьего регистра сдвига соединены с первыми входами соответственно с первого по третий триггеров, вторые входы которых соединены с выходом блока сброса, выход третьего разряда первого регистра сдвига соединен со вторыми входами элементов И девятой группы, информационный вход первого регистра сдвига соединен со входом начальной установки устройства, управляющий вход регистра мантиссы результата соединен с выходом первого разряда первого регистра сдвига и выходами элементов И третьей группы, управляющий вход сумматора результата соединен с выходами элементов И четвертой и седьмой групп, управляющий вход регистра мантиссы члена ряда соединен с выходом первого разряда первого регистра сдвига и выходами элементов И пятой и девятой групп, управ;ляющий вход регистра мантиссы псевдо аргумента соединен с выходами первогс и второго разрядов первого регистра сдвига и третьего разряда второго регистра сдвига, управляющий вход регистра мантиссы константы соединен с входами первого разряда первого и .второго регистров, сдвига, управляющий вход коммутатора соединен с выходами элементов И шестой группы, управляющий вход счетчика адреса соединен с выходом первого разряда первого регистра сдвига и выходами элементов И первой группы,. группа управляющих входов первого умножителя соединена с выходом второго разряда второго регистра сдвига и выходами элементов И второй группы, группа управляющих входов второго умножителя соединена с выходами элементов И восьмой группы, управляющий вход регистра мантиссы ошибки соединен с выходом первого разряда первого регистра сдвига, о т л и ч а ю щ е е с я тем, что, с целью повышения точности, в него введены счетчик порядка результата, регистр порядка константы, счетчик порядка псевдоаргумента, счетчик порядка члена ряда, первый и второй сумматоры порядка, .первые и, вторые промежуточные регистры мантиссы и порядка, регистр порядка ошибки и вычитатель, первый и второй входы мантиссы которого соединены со входами соответственно регистра мантиссы ошибки и первого промежуточного регистра мантиссы, первый и второй входы порядка вычитателя соединены с выходами соответственно регистра порядка ошибки и первого промежуточного регистра порядка, второй вход мантиссы сумматора результата соединен с выходом второго промежуточного регистра мантиссы, выход второго промежуточного регистра порядка соединен с первым входом порядка сумматора результата и информационным входом счетчика порядка результата, выход которого соединен со вторым входом порядка сумматора результата, выход регистра мантиссы члена ряда соединен с информационными входами первого и второго промежуточных регистров мантиссы, выход счетчика порядка члена ряда соединен с информационными входами первого и второго промежуточных регистров порядка и первым информационным входом первого сумматора порядка, выход и второй информационный вход которого соеди,нены соответственно с информационным входом счетчика порядка члена . ряда и выходом второго сумматора по-, рядка, первый и второй информационные входы которого соединены с выходами, соответственно счетчика порядка псевдоаргумента и регистра порядка константы, информационный вход которого соединен с выходом счетчика порядка псевдоаргумента и установочным входомсчетчика порядка члена ряда,114информационный вход счетчика порядка псевдоаргумента соединен с выходом регистра порядка константы, установочный вход которого соединен с выхо- дами разрядов порядка блоков памяти с первого по четвертый, выход вычитателя соединен со входом блока сброса, выход сумматора результата соединен с информационным входом регистра мантиссы результата, установочные входы регистра мантиссы псевдоаргумента, счетчика порядка псевдоаргумента, регистра мантиссы ошибки и регистра порядка ошибки соединены соответственно со входами мантиссы и порядка аргумента и мантиссы и порядка величины ошибки, причем блок управления содержит десятую и одиннадцатую группы элементов И, первые и вторые входы элементов И десятой группы соединены с выходом первого триггера и первым выходом распределителя импульсов соответственно, первые, вторые и третьи входы элементов И одиннадцатой группы соединены соответственно с выходом второго триггера, третьим выходом распределителя импульсов и выходом сумматора результата, управляющий вход счетчика порядка результата соединен с выходом первого разряда первого регистра сдвига, управляющий вход первого промежуточного регистра мантиссы соединен с выходом первого разряда регистра сдвига и выходами элементов И десятой группы, управляющий вход второго проМежуточного регистра мантиссы соединен с выходом первого разряда первого регистра сдвига и выходами элементов И десятой и одиннадцатой групп, управляющие входы первого и второго промежуточных регистров порядка соединены с выходом первого разряда первого регистра сдвига и выходами элементов И десятой группы, управляющий вход вычитателя соединен с выходами элементов И четвертой и седьмой групп, управляю 5340щий вход регистра порядка ошибки соединен с выходом первого разряда первого регистра сдвига, управляющийвход счетчика порядка члена рядасоединен с выходом первого разряда.первого регистра сдвига и выходамиэлементов И пятой группы, управляющий вход счетчика порядка псевдоаргу.мента соединен с выходами первого ивторого разрядов первого регистрасдвига и второго и третьего разрядоввторого регистра сдвига, управляницийвход регистра порядка константы соединен с выходом первого разряда первого регистра сдвига и выходом первого разряда второго регистра сдвига,управляющие входы первого и второгосумматоров порядка соединены с выходами соответственно элементов Ивосьмой и второй групп. 2. Устройство по п1 о т л и ч а - ю щ е е с я тем, что блок сброса содержит два элемента И, два триггера и элемент 2 И-ИЛИ, первый и второй входы которого соединены с первым входом блока и первым входом первого элемента И, третий и четвертый входы элемента 2 И-ИЛИ соединены соответственно с первым и третьим выходами распределителя импульсов блока управления, третий выход распределителя импульсов которого соединен со вторым входом первого элемента И, выход которого соединен с первым входом пер. вого триггера, второй вход и выход которого соединены соответственно со.входом установки в "О" блока и пятым входом элемента 2 И-ИЛИ, выход которого подключен к первому входу второго триггера, второй вход и выход которого соединены соответственно со входом установки в "О" блока и первым вхоцом второго элемента И, второй вход которого соединен со вторым выходом .распределителя импульсов блока управления, выход второго элемента И соединен с выходом блока сброса, Изобретение относится к вычислительной технике и служит для вычисления элементарных функций. Известно устройство, содержащее генератор импульсов, управляемый делительчастоты,счетчнк идешифратор 1.11,11 ЗЗО ности. 3бНедостатком известного устройства является узкий класс решаемых задач,Наиболее близким по технической сущности к данному является устройство для вычисления элементарных Функций, содержащее блок управления, сумматор, два умножителя, регистр констант, регистр псевдоаргумента, четьре блока памяти, коммутатор, счетчик, регистр операций, дешифратор операций, регистр ошибки, схему сравнения, формирователь импульсов сброса, два накопительных регистра, причем управляющие входы первого и второго накопительных регистров соединены соответственно с первыми вторым выходами блока управления, третий, четвертый, пятый. шестой, восьмой,. девятый, десятый и седьмой выходы которого соединены с управляющими входами соответственного сумматора, первого умножителя, регистра ошибки, второго умножителя, коммутатора, регистра констант, регистра псгвдоаргумента и счетчика, выход25 которого соединен с информационным входом коммутатора., выходы которогосоединены с блоками памяти, выходыкоторых соединены с первым информационным входом регистра констант, выход Зокоторого соединен с первым информацлонньм входом второго умножителя, втоРОй ИНФОРИпИОННЫй ВХОД КОТОРОГО СОединен с первым выходом регистрапсевдоаргумента, второй и третий выходы которого соединены со вторьмиинформационными входами регистраконстант и второго накопительного регистра, выход второго умножителясоединен с информационным входом регистра псевдоаргумента и первым информационным входом первого умножи"тели, выход которого соединен спервьппл информационными входами второго накопительного регистра, первый 45и второй выходы второго накопительного регистра соединены соответственно со вторым информационным входом первого умножителя, выход которого соединен со вторым информаци Оойньи входом сумматора, выход которого соединен со вторым информационным входом первого накопительногорегистра, выход регистра ошибки подключеч ко второму входу схемы сравнения, выход которой через Формирователь импульсов сброса соединен спервым входом блока управления, второй вход которого соединен с выходомдешифратора операций, вход которогосоединен с выходом регистра опера-.ций 21.Недостатком данного устройства является то, что исходные данные, результаты вьиислений представлены в Форме с Фиксированной запятой, что значительно усложняет решение задач из-за необходимости масштабирования цифровой информации,. снижает точность вычислений.Цель изобретения - повышение точПоставленная цель достигается тем, что в устройство для вычисления элементарных Функций, содержащее регистр операции, дешифратор операции, блок управления блок сброса, регистр мантиссы ре.ультата, сумматор результата, первый и второй умножители, регистр мантиссы члена ряда, регистр мантиссы псевдоаргумента, регистр мантиссы константы, с первого цо четвертьк блоки памяти, коммутатор,. счетчик адреса и регистр мантиссы оиибки. причем вход кода операции устройства подключен к инФор;лационноьг, входу регистра операции, вьход которого соединен с входом дешифратора операции, выход регистра мантиссы константы соединен с первьюл информационным входом первого умножителя, выход которого соединен с первым информационным входом второго умножителя и информационным входом регистра мантиссы псевдоаргумента, выход которого соединен с информационным входом регистра манкаы, вторым информационным входом первого умножителя и установочным вхоцом регистра мантиссы члена ряда, вьгход и информационньк вхоц которого соединены соответственно с вторьщ информационным входом и выходом второго умножителя, выход регистра мантиссы результата соединен с первым входом мантиссы сумматора результата, вьгход счетчика адресасоединен с информационным входом коммутатора выходы с первого по четвертый которого соединен с адресньяливходами соответственно с первого почетвертый блоков памяти, выходы разрядов мантиссы которых соединены сустановочным входом регистра мантиссы константы, причем блок управлениясодержит три регистра сдвига, триэлемента ИЛИ, два элемента И, генератор импульсов, распределитель импульсов, три триггера и девять групп элементов И, выход генератора импульсов соединен со входом распределителя 5 импульсов, первый выход которого соединен с первым входом первого элемента ИЛИ, первыми входами элементов И с первой по третью групп, второй выход распределителя импульсов соединен с вторым входом первого элемента ИЛИ, первыми входами элементов И четвертой группы и вторыми входами элементов И первой группы, третьи входы которых соединены с выходом первого триггера, третий выход распределителя импульсов соединен сгтретьим входом первого элемента ИЛИ и первыми входами элементов И пятой группы, четвертый выход распределителя импульсов соединен с четвертым входом первого элемента ИЛИ и первыми входами элементов И с шестой по восьмую групп, выход первого триггера соединен со вторыми входами элементов И второй и шестой групп, третьи входы элементов И первой и шестой групп соединены с выходом дешифратора операции, входами второго и третьего элементов ИЛИ и первыми входа- ЗО ми элементов И девятой группы, выход второго триггера соединен со вторыми входами элементов И третьей, четвертой и седьмой групп, выход третьего триггера соединен со вторыми вхо- З 5. дами элементов И пятой и восьмой групп, выходы второго и третьего элементов, ИЛИ соединены с первыми входамн соответственно первого и второго элементов И, вторые входы кото рых соединены с выходом переноса первого регистра сдвига, выход первого элемента И соединен с информационным вхддом второго регистрасдвига, выход переноса которого соединен с информационным входом третьего регистра сдвига и выходом второго элемента И, выход первого элемента ИЛИ соединен со входами сдвига всех регистров сдвига, выходы разря дов с первого по третий третьего регистра сдвига соединен с первыми входами соответственно с первого по третий триггеров, вторые входы которых соединены с выходом блока сбро са, выход третьего разряда первого.регистра сдвига соединен со вторыми входами элементов И девятой группы,информационный вход первого регистра сдвига соединен со входом начальной установки устройства, управляющий вход регистра мантиссы результата соединен с выходом первого разряда первого регистра сдвига и выходами элементов И третьей группы, управляющий вход сумматора результата соединен с выходами элементов И четвертой и седьмой групп, управляющий вход регистра мантиссы члена ряда соединен с выходом первого разряда первого регистра сдвига и выходами элементов И пятой и девятой групп, управляющий вход регистра мантиссы псевдоаргумента соединен с выходами первого и второго разрядов первого регистра сдвига и третьего разряда второго регистра сдвига, управляющий вход регистра мантиссы константы соединен с входами первого разряда первого и второго регистров сдвига, управляющий вход коммутатора соединен с выходами элементов И шестой группы, управляющий вход счетчика ад-реса соединен с выходом первого разряда первого регистра сдвига и выходами элементов И первой группы, группа управляющих входов первого умно- жителя соединена с выходом второго разряда второго регистра сдвига и выходами элементов И второй группы, группа управляизцих входов второго умножителя соединена с выходами элементов И восьмой группы, управляющий вход регистра мантиссы ошибки соединен с выходом первого разряда перво- го регистра сдвига, дополнительно введены счетчик порядка результата, регистр порядка константы, счетчик порядка псевдоаргумента,счетчик по-рядка члена ряда, первый и второй сумматоры порядка, первые и вторые промежуточные регистры мантиссы и порядка, регистр порядка ошибки и вычитатель, первый и второй входы мантиссы которого соединены с выходами соответственно регистра мантиссы ошибки и первого промежуточного регистра мантиссы, первый и второй входы порядка вычитателя соединены с выходами соответственно регистра порядка ошибки и первого промежуточного регистра порядка, второй вход мантиссы сумматора результата соединен с выходом второго промежуточного регистра мантиссы, выход второго промежуточного регистра порядка оое114 5340 10 20 30 40 45 50 5 динен с первым входом порядка сумматора результата и информационным входом счетчика порядка результата, выход которого соединен со вторым входом порядка сумматора результата, выход регистра мантиссы члена ряда соединен с информационными входами первого и второго промежуточных регистров мантиссы, выход счетчика порядка члена ряда соединен с информационными входами первого и второго промежуточньн регистров порядка и первым информационным входом первого сумматора порядка, выход и второй информационный вход которого соединены соответственно с информационным .,входом счетчика порядка члена ряда и выходом второго сумматора порядка, первый и второй информационные входы которого соединены с выходами соответственно счетчика порядка псевдо- аргумента и регистра порядка константы, информационный вход которого соединен с выходом счетчика порядка псевдоаргумента и установочным входом счетчика порядка члена ряда, информационный вход счетчика порядка псевдоаргумента соединен с выходом регистра порядка константы, установочный вход которого соединен с выходами разрядов порядка блоков памяти с первого и четвертый, выход вычитателя соединен со входом блока сброса, выход сумматора результата соединен с информационным входом ре 3 гистра мантиссы результата, установочные входы регистра мантиссы псевдоаргумента, счетчика порядка псевдоаргумента, регистра мантиссы ошибки и регистра порядка ошибки соединены соответственно со входами ман.тиссы и порядка аргумента и мантиссы и порядка величины ошибки, причем блок управления содержит десятую и одиннадцатую группы элементов И, первые и вторые входы элементов И десятой группы соединены с выходом первого триггера и первым выходом распределителя импульсов соответст- . венно, первые вторые и третьи входы элементов И одиннадцатой группы соединены соответственно с выходом второго триггера, третьим Выходом рас - пределителя импульсов и выходом сумматора результата, управляющий вход счетчика порядка результата соединен с выходом первого разряда первого регистра сдвига, управляющий вход первого промежуточного регистра ман 8тиссы соединен с выходом первого разряда регистра сдвига и выходами элементов И десятой группы, управляющий вход второго промежуточного регистра мантиссы соединен с выходом первого разряда первого регистра сдвига и выходами элементов И десяв той и одиннадцатой группы, управляющие входы первого и второго промежуточных регистров порядка соединены с выходом первого разряда первого регистра сдвига и выходами элементов И десятой группы, управляющий вход вычитателя соединен с выходами элементов И четвертой и седьмой группы, управляющий вход регистра порядка ошибки соединен с выходом первого разряда первого регистра сдвига, управляющий вход счетчика порядка члена ряда соединен с выходом первого разряда первого регистра сдвига и выходами элементов И пятой группы, управляющий вход счетчика порядка псевдоаргумента соединен с выходами первого и второго разрядов первого регистра сдвига и второго и третьего разрядов второго регистра сдвига,управляющий вход регистра порядкаконстанты соединен с выходом первогоразряда первого регистра сдвига ивыходом первого разряда второгорегистра сдвига, управляющие входыпервого и второго сумматоров порядкасоединены с выходами соответственноэлементов И восьмой и второй групп,причем блок сброса содержит два элемента И, два триггера и элемент 2 И-ИЛИ, первый и второй входыкоторого соединены с первым входомблока и первым входом первого элемента И, третий и четвертый входыэлемента 2 И-ИЛИ соединены соответственно с первым и третьим выходамираспределителя импульсов блока управ-.:ления, третий выход распределителяимпульсов которого соединен со вторымвходом первого элемента И, выход которого соединен с первым входом первого триггера, второй вход и выходкоторого соединен соответственно совходом установки в "О" блока и пятымвходом, элемента 2 И-ИЛИ, выход которого подключен к первому входу второго триггера, второй вход и выход которого соединены соответственно совходом установки в "О" блока и первым входом второго элемента И, второй вход которого соединен с вторымвыходом распределителя импупьсов блока управления, выход второ) о э.емента И соединен с выходом блока сброса.На фиг.1 представлена блок-схемаустройства; на фиг.2 - блок управления, на фиг.З - блок сброса, на 5фиг.4 - временная диаграмма, поясняющая работу устройства,Устройство содержит блок 1 управления, сумматор результата 2, умножители 3 и 4, регистр 5 мантиссы результата, регистр 6 мантиссы членаряда, регистр 7 мантиссы псевдоаргумента регистр 8 мантиссы константы,четыре блока памяти 9-12, коммутатор 13, счетчик адреса 14, регистр 1515 операции, дешифратор 16 операции,блок 17 анализа сходимости, сумматоры 18 и 19 порядков, счетчик 20 порядка результата, счетчики 21 и 22порядков члена ряда и псевдоаргумента,регистр 23 порядка константы,промежуточный регистр 24 мантиссы ипромежуточный регистр 25 порядка,вычитатель 26, промежуточный регистр27 мантиссы, промежуточный регис)гр 2528 порядка, регистр 29 мантиссы ошибки, регистр 30 порядка ошибки, блок31 сброса,информационные входы 32-34.Блок 1 управления (фиг.2) содержитгенератор 35 импульсов, распредели- З 0тель импульсов 36, регистры 37-39сдвига, триггера 40-42, группы 43-53элементов И, элементы ИЛИ 54-56элементы И 57 и 58. Блок 31 сброса (фиг.З) предназна- З 5чен для выдачи сигнала сброса триггеров 40-42 блока управления при до-.стижении заданной точности вычислений и содержит триггеры 59 и 60,элемент 2 И-ИЛИ 61, элементы И 62-6340На временной диаграмме (фиг.4),поясняющей работу устройства, приведены следующие сигналы: 64-67 - син-.хроимпульсы (СИ 1+СИ 4); 68 - сигнал"Пуск"; 69 - сигнал обнуления счетчиков и регистров (У"0"); 70 - сиг-.нал приема мантиссы и порядка аргумента соответственно на регистр 7и счетчик 22, мантиссы и порядкаошибки соответственно на регистры 29 50я 30; 71 - сигнал передачи информа.ции с регистра 7 на регистр 8,.счетчика 22 на регистр 23; 72 - сигнал пуска второго умножителя 4 и передачи содержимого регистра 23 на 55счетчик 22 со сдвигом на 1 разрядвлево; 73 - сигнал передачи содержимого регистра 7 и счетчика 22 или(2) кода единицы соответственно на регистр б и счетчик 21 74 - сигналпередачи информации с выхода умноьителя 4 на регистр 7 со сдвигом на 1разряд влево и вычитания из счетчика22 единицы, 75 - сигнал выборкимантиссы и порядка константы из ПЗУи передачи их на регистры 8 и 23176 - сигнал увеличения содержимогосчетчика 14 на "1" или "2" (в зависимости от вида функции); 77 - сиг-нал пуска второго умножителя 4 и вто"рого сумматора 19 78 - сигнал передачи содержимого регистра 6 и счетчика 21 соответственно на промежуточные регистры 24 и 27 и на промежуточные регистры 25 и 28; 79 - сигнал пуска первого умножителя 3 и первого сумматора 18; 80 - сигнал передачи информации с выхода умиожителя3 на регистр 6 и с выхода сумматора18 порядков на счетчик 21, 81 - сигнал пуска сумматора 2 на сложениесодержимого регистра 20 и инверсногозначения содержимого регистре 2 Ь,вычитателя 26 на вычитание из содержимого промежуточного регистра 28содержимого регистра 301 82 - сигналкоррекции мантиссы члена ряда напромежуточном регистре 24 путем сдвига .вправо; 83 - сигнал пуска сумматора 2 на сложение содержимого промежуточного регистра 24 и содержимогорегистра 5, вычитателя 26 иа вычитание содержимого промежуточного регистра 27 и содержимого регистра 29мантиссы ошибки 84 - сигнал передачи информации с выхода сумматора 2на регистр 5 мантиссы результата,85 - сигнал сброса.В устройстве используется принципвычисления значения функции, основанный на разложении ее в ряд Тейлора.При этом значение функции можно вычислить по формуламЮ .+.) ц;, (1)1 а 1где ц,. - д-й член ряда,ц,.= ц;, Жх) ЧЬ),где Ч(х); Кд) - множители, зависящие только от значений х и 1 .соответственно.Значение этих, множителей, можнолегко получить, разделив д-й членряда на (-1)-й член рщца. Результа.ты вычислений приведены в описании2 О ЗО ко-ман 11 114 для различных функций может принимать значение + х, + х и вычисляется на подготовительном этапе и хранится в. регистре псевдоаргумента. Множительввиду ограниченности вычисляемйх членов ряда вычисляется табличным методом с помощью блоков памяти,Для чисел, представленных в форме с плавающей запятой1 Ои нП.=М, 2 (3) где И . - мантисса -го члена ряда, в Н общем случае ненормализованная 15 П . - порядок -го члена ряда, со- Н ответствующей в представлении числа ненормализованной мантиссе. ПричемИ=И; И(Чу( (4) где И Мц,И(1- мантиссы множителей выражения (2),Н 25П, =П,+П(+П (,1, (5) где П; ,П 1,П(;1- порядки множителей выраже ния (2) .Нормализованная мантисса и порядок -го члена ряда имеют вид г,1 Пф М.=М 2(6) нП.=П.-ПВеличина П,определяется по личеству нулей после запятой в тиссе. Максимальное значение, которое может принимать П равно 2, так какФпоследовательно перемножаются нормализованные множители (минимальное значение множителей отличное от нуля равно О, 1) . Мантисса нормализуется путем сдвига на один разряд влево, одновременно от порядка вычита" ется единица.Для получения результата выравнивается порядок П по порядку П результата (по большему порядку) . При этом мантисса М; сдвигается вправо , на величину П =П-П, М;=М; 2 2,Мантисса результата (в общем случае ненормализованная):55И =И +Мфгде М - мантисса суммы членов рядаХот нулевого до (х)-го. Нормализованная мантисса результата имеет видИ=И2н ПГ ггде П - порядок нормализации. При этом необходимо учесть, что максимальное значение П ф равно 1 (в случае сложения двух нормализованных мантисс). 7 ак как в этом случае возникает переполнение, поэтому После получения очередного -го члена ряда он сравнивается с заданной точностью Е11;=М 2 При этом проверяются следующиеусловия:если П,-П А О, то закончить вычисленияфесли П-П О, то продолжить вычисления;если Н-П=О, то сравнивать мантиссы;если И -М 6 О то закончить выЭчисления;если М.-МО, то продолжить вы 1числения,Устройство работает следующим образом.Первоначально регистры 5-8, 23-25,27-30 и счетчики 14, 20-22 устанавливаются в нулевое состояние.Устройство работает в 2 этапа:подготовительный этап вычислений,который выполняется один раз, и ос"новной этап вычислений, продолжительность работы которого определяется необходимой точностью вычислений. Вначале по сигналу 69 на регистр 15 поступает код операции. Под.готовительный этап начинается с расшифровки кода операции на дешифраторе 16 операции, На регистр 7 исчетчик 22 по сигналу 70 поступаютсоответственно мантисса и порядокаргумента х, На регистры 29 и 30 поступают соответственно мантисса ипорядок заданной погрешности вычислений Е .Далее в зависимости от значенияначального члена ряда П по сигналу73 на регистр 6 и счетчик 21 поступают или значения мантиссы и порядка аргумента х с регистра 7 и счетчика 22, или заносится код единицы.10 Рассмотрим один такт работы устройства по процессам.Для вычисления значения очередного члена ряда по сигналу 75 со счет- З 5 чика 14 через коммутатор 13 значение номера члена ряда поступает в один из блоков памяти 9-12, где происходит выборка мантиссы и порядка константы и передача их соответственно 40 на регистры 8 и 23. По сигналу 77 производится на умножителе 4 умножение мантиссы псевдоаргумента и ман- тиссы константы, на сумматоре 19 - сложение порядков псевдоаргумента и константы, Полученные результаты по сигналу.79 на умножителе 3 и сумматоре 18 соответственно умножаются и суммируются с мантиссой и порядком предыдущего члена ряда, значения 5 О которых хранятся на регистре 6 и счетчике 21. По сигналу 80 мантисса и порядок вычисленного члена ряда передаются соответственно на регистр 6 и счетчик 21., Одновременно с этим по сигналу 6 к содержимому счетчика 14 прибавляется единица или два в зависимости от вида функции. Для норПо сигналу 78 содержимое регистра 6 передается на регистры 24 и 27, содержимое счетчика 21 - на регистры 25 и 28. 11 ри вычислении функций второго типа, знгение псевдоаргументов 5 которых равно (х)=+х, мантисса аргумента с регистра 7 по сигналу 7 1 передается на регистр 8, порядок аргумента - со счетчика 22 на регистр 23. По сигналу 72 запускается умножитель 4. С регистра 23 порядок со сдвигом на один разряд влево поступает на счетчик 22. По сигналу 74 с умножителя 4 значение мантиссы аргумента в квадрате передается на 15 регистр 7. Для нормализации результата (максимум на один разряд) передача происходит со сдвигом на одчн разряд влево и от содержимого счетчика 22 вычитается единица. В результате 20 подготовительного этапа на регистре 7 и счетчике 22 находятся соответственно значения мантиссы и порядка псевдоаргумента,Основной этап работы устройства 25 представляет собой два параллельных процесса: вычисление очередного члена ряда; сложение значения функции с предыдущим членом ряда и проверка условий достижения заданной точнос- З 0 ти вычислений. мализации получаемых результатов передача с выхода умножителя 4 на вход умножителя 3 и с выхода умножителя 3 на вход регистра 6 осуществляется со сдвигом на 1 разряд влево, а порядок хранимых констант уменьшен на два.Второй процесс начинается с того, что на регистры 24,27 и 25,28 по. сигналу 78 поступают соответственно с регистра 6 и счетчика 21 значения мантиссы и порядка первого (очередного) члена ряда. На сумматоре 2 производится сложение мантиссы результата, значение которой находится на регистре 5 (в первом такте оно равно "О"), с мантиссой очередного члена ряда. Для сложения мантисс вначале выравниваются порядки слагаемых, Для этого от порядка результата члена ряда вычитается порядок очередного члена ряда. При этом сумматор 2 по сигналу 81 запускается на сложение содержимого регистра 20 порядка результата и инверсного значения содержимого промежуточного регистра 25 порядка. Результат передается в блок 1 управления для выработки сигнала коррекции, Иантисса с меньшим порядком (мантисса члена ряда) по сигналу коррекции 82 сдвигается вправо на количество разря-: дов, равное разности порядков. На счетчик 20 переписывается порядок с регистра 25, если на нем находится больший порядок, Далее по сигналу 83 производится сложение мантисс и результат сложения по сигналу 84 переписывается в регистр 5. При сложении мантисс может возникнуть переполнение. В устройстве предусмотрено, что при этом результат передается на регистр 5 со сдвигом на один разряд вправо, к содержимому счетчика 20 при этом прибавляется единица.В блоке 17 анализа сходимости производится проверка результата на заданную погрешность вычислений. Вначале сравниваются порядки ошибки и оче" редного члена ряда. Для этого на вычитателе 26 по сигналу 81 от содержимого регистра 28 вычитается содержимое регистра 30, знак результата поступает в блок 31 сброса. Если разность равна "О", то по сигналу 83 от мантиссы очередного члена ряда вычитается мантисса ошибки, которые хранятся на регистрах 27 и 29 соответственно. Результат поступает в