Буферное запоминающее устройство

1 1 76962 ОПИСАНИЕ ИЗОБРЕТЕНИ Я К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советских Социалистических Республик(51) С 902 заявк рисоединени 3) Приоритет сударственнын комитет СССРлам изобретений 0.80. Бюллетень ЛЪ 37(45) Дата опубликов ткрытий ния описания 07.10(72) Авторы изобретения каченко и М. А. Летов(54) БУФЕРНОЕ ЗАПОМИНАЮ ТРО ЯСТВО Изобретение относится к области вычислительной техники и может быть использовано при обработке информации от абонентов в порядке ее поступления.Известно запоминающее устройство, содержащее последовательно соединенные группы запоминающих ячеек и управляющие ячейки, соответствующие каждой группе и состоящие из бистабильного элемента памяти, элемента совпадения и элемента задержки. В таком устройстве сдвиг по окончанию обработки информации, находящейся в последней группе запоминающих ячеек, проводится последовательным переписыванием информации из предшествующих ячеек в освободившиеся последующие ячейки, а это снижает быстродействие всего устройства 1.Известно другое буферное запоминающее устройство, предназначенное для накопления поступающей в него информации и выдачи ее в порядке поступления и содержащее многоступенчатый накопитель и блок опроса, в состав которого входят сдвигающая цепочка элементов и логические вентили. Необходимость применения в этом устройстве логических вентилей для параллельного вывода информации из каждой ступени накопителя, а также дополнительные регистры для хранения информации,находящеися на обслуживании, приводят к увеличению количества элементов в устройстве, что снижает его надежность 2.Наиболее близким техническим решением 5 к данному является буферное запоминающее устройство, содержащее запоминающие регистры, первые входы установки которых, кроме первого, соединены с выходами первых элементов И, первые входы одних эле ментов И соединены с прямыми выходамидругих запоминающих регистров, вторые входы первых элементов И соединены с инверсными выходами соответствующих триггеров состояния, первые входы сброса которых соединены со вторыми входами первых элементов ИЛИ и с шиной сброса, первые входы первых элементов ИЛИ соединены с тактовой шиной, выходы которых соединены со входами сброса соответствующих запоминающих регистров, третьи входы соответствующих первых элементов ИЛИ соединены с прямыми выходами соответствующих триггеров состояния, входы установки основных разрядов первого запо минающего регистра соединены со входамивторого элемента ИЛИ и с выходами других первых элементов И 3.Недостатком этого устройства являетсяограниченное быстродействие из-за задерек при сдвиге информации после сброса10 20 25 30 д 40 4 д До 55 60 65 обработанной информации и прп последовательном ее переписывании, 1 роме того, вэтом устройстве возможен уход устройствапо синхронизации при обработке информации от различных абонентов, что снпжастнадежность всего устройства.Целью изобретения является повышениебыстродействия и надежности буферногозапоминающего устройства.Поставленная цель достигается тем, чтов известное буферное запоминающее устройство введены первые и второй разностные элементы и вторые элементы И, входыпервых разностных элементов соединены синверсными выходами соответствующих запоминающих регистров, а выходы, кромепоследнего, - со вторыми входами установки последующих запоминающих регистров, вход установки дополнительного разряда первого запоминающего регистра соединен с выходом второго элемента ИЛИ,входы установки триггеров состояния соединены с прямыми выходами дополнительных разрядов соответствующих запоминающих регистров, вторые входы сброса триггеров состояния, кроме первого, соединеныс выходами вторых элементов И, первыевходы которых соединены с инверснымивыходами предыдущих триггеров состояния, а вторые входы - с выходами соответствующих первых разностных элементовдополнительных разрядов запоминающихрегистров, второй вход сброса первого триггера состояния соединен с выходом соответствующего первого разностного элемента дополнительного разряда первого регистра.На фиг. 1 приведена электрическая схема буферного запоминающего устройства;на фиг. 2 - его временная диаграмма работы.Буферное запоминающее устройство содержит запоминающие регистры 1 с основными 2 и дополнительными 3 разрядами,выполненными на триггерах, и с триггерами состояния 4 для каждого регистра 1,первые одни 5 и первые другие 6 элементыИ, первые элементы ИЛИ 7, второй элемент ИЛИ 8, первые 9 и второй 10 разностные элементы, вторые элементы И 11, шинусброса 12 и тактовую шину 13.В исходном состоянии запоминающие регистры 1 и триггеры состояния 4 обнуленышиной сброса 12, элементы И 5, 6 и 11 открыты, на выходе второго элемента ИЛИ 8сигнал о наличии информации на входеустройства отсутствует, а на выходе всехразностных элементов 9 и 10 удерживаетсяуровень логической единицы,Поступившая на вход информация беспрепятственно проходит через элементы И5 и 6 до последнего запоминающего регистра 1, в котором и записывается заднимфронтом импульса на выходе элементаИЛИ 8, который одновременно формирует короткий импульс на выходе второго разностного элемента 10, запрещающий последующую запись информации в последний запоминающий регистр 1 и разрешающий последующую запись с помощгпо соответствующего триггера состояния 4 в предыдущий запоминающий регистр 1.Аналогично проводится запись информации в остальные запоминающие регистры 1, По окончании обработки информации, находящейся в последнем запоминающем регистре 1, проводится сдвиг информации из предыдущих запоминающих регистров по импульсу на тактовой шине 13, который обпуляет запоминающие регистры 1, содержащие информацию, Передаваемая информация на момент действия импульса на тактовой шипе 13 запоминается в соответствующих разностных элементах 9 и после прекращения действия этого импульса записывается в последующие свободные запоминающие регистры 1. Одновременно информация дополнительных разрядов 3 запоминающих регистров 1 через разностные элементы 9 и элементы И 11 обнуляет триггеры состояния 4 предыдущих запоминающих регистров при наличии разрешения с выхода триггера состояния 4 предыдущего регистра 1.Таким образом в данном устройстве сдвиг информации проводится за один такт, определяемый временем от начала импульса сдвига на тактовой шине 13 до окончания импульса переноса, формируемого соответствующим разностным элементом 9. Управление в данном устройстве в течение всей работы осуществляется только по одной тактовой шине 13, что позволяет значительно упростить все устройство.Привязка момента запрета записи информации в текущий запоминающий регистр к моменту окончания максимально задержавшейся входной информации позволяет снизить требования к синхронности поступающей информации, что в конечном итоге приводит к упрощению устройства, повышению его надежности и быстродействия,Формула изобретенияБуферное запоминающее устройство, содержащее запоминающие регистры, первые входы установки которых, кроме первого, соединены с выходами первых элементов И, первые входы одних первых элементов И соединены с прямыми выходами других запоминающих регистров, вторые входы первых элементов И соединены с инверсными выходами соответствующих триггеров состояния, первые входы сброса которых соединены с вторыми входами первых элементов ИЛИ и с шиной сброса, первые входы первых элементов ИЛИ соединены с тактовой шиной, выходы которых соединены со входами сброса соответствующих запоминающих регистров, третьи входы соот 769621ветствующих первых элементов ИЛИ соединены с прямыми выходами соответствующих триггеров состояния, входы установки основных разрядов первого запоминающего регистра соединены со входами второго элемента ИЛИ и с выходами других первых элементов И, отличающееся тем, что, с целью повышения быстродействия и надежности устройства, в него введены первые и второй разностные элементы и вторые элементы И, входы первых разностных элементов соединены с инверсными выходами соответствующих запоминающих регистров, а выходы, кроме последнего, - со вторыми входами установки последующих запоминающих регистров, вход установки дополнительного разряда первого запоминающего регистра соединен с выходом второго разностного элемента, вход которого соединен с выходом второго элемента ИЛИ, входы установки триггеров состояния соединены с прямыми выходами дополнительных разрядов соответствующих запоминающих регистров, вторые входы сбросатриггеров состояния, кроме первого, соединены с выходами вторых элементов И, пер 5 вые входы которых соединены с инверсными выходами предыдущих триггеров состояния, а вторые входы - с выходами соответствующих первых разностных элементовдополнительных разрядов запоминающих10 регистров, второй вход сброса первого триггера состояния соединен с выходом соответствующего первого разностного элемента дополнительного разряда первого регистра.15 Источники информации,принятые во внимание при экспертизе1. Заявка Великобритании1293032,кл. 64 С, опублик, 1972.2, Заявка ФРГ1275609, кл. 21 а 1 -37/64, опублик. 1968,3, Патент США3588847, кл, 340 в 1,опублик. 1972 (прототип).769621 Вк Вкп ВыкВ Составитель Ю, Ушаков Техред А, Камышникова ректор А. Галахова илиппо едакт каз 1998/2 Изд.496 Тираж 673 Подписное ПО Поиск Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д. 4/5