Устройство для отладки программ

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 06 Р 11/2 ОПИСАНИЕ ИЗОБРЕТЕНИ МУ СВИД ЕТЕЛЬСТВУ Н АВТОРСНО ГОСУДАРСТВЕННЫЙ КОМИТЕТ ССГ 1 О ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИ(71) Азербайджанский институт нефтии химии им. М.Азизбекова(56) 1. Авторское свидетельство СССРВ 277410, кл. 6 06 Г 9/00, 1968,2. Патент США В 4231087,кл. 6 06 Г 11/00, опублик. 1980.3. Авторское свидетельство СССРВ 690482, кл. б 06 Г 7/50, 1977(прототип),(54)(57) УСТРОЙСТВО ДЛЯ ОТЛАДКИ ПРОГРАМИ, содержащее наладочный блокпамяти, блок управления, блок формирования адреса и регистр режима,причем информационные вход и выходустройства через шину данньк соединены соответственно с входом и выхода"ми данных наладочного блока памяти иблока управления, адресные входы наладочного блока памяти и .блока формирования адреса образуют входнУю адресную шину устройства, управляющие.входы наладочного блока памяти, блока управления и регистра режима образуют управляЬщую шину устройства, выходрегистра режима соединен с входом режима блока управления, о т л и ч а ющ е е с я тем, что, с целью расширения функциональньк возможностейустройства за счет наращивания сервисных операций, в устройство введенблок отображения информации, причемпервый, второй, третий и четвертьювыходы блока правления соединены соответственно с первым, вторым, третьим входами блока формирования адресаи- упрЪляющим выходом разрешения выборки основной памяти устройства,третий выход блока управления соединен с управляющими входами наладочного блока памяти и блока отображения информации, шина данных устройства соединена с входом и выходом данных блока формирования адреса и спервыми входами блока отображения информации, управляющая шина устройства соединена с вторым входом блокаотображения информации, причем блокуправления содержит пять триггеров,регистр команды перехода, группуэлементов И, шесть элементов И-НЕ,первый, второй и третий дешифраторы,элемент ИЛИ-НЕ и элемент НЕ, причемпервый разряд управляющего входа бло- равка соединен с Э-входом первого триг- файфгера, с первыми входами первого и вто- ррого элементов И-НЕ, второй разрядуправляющего входа блока соединен свторыми входами первого и второго элементов И-НЕ н с входом синхронизациипервого триггера, третий разряд управляющего входа блока соединен свходом синхронизации. второго тригге-ра и через элемент НЕ с управляющимивходами третьего, четвертого, пятого. и шестого элементов И-НЕ; четвертыйразряд управляющего входа блока соединенс входами установки нуля второго итретьего триггеров и с первым входомэлемента ИЛИ-НЕ, выход которогофайфсоединен с входом установки нуля чет-вертого триггера, вход данньк блокасоединен с информационными входамипеввогои второго дешифраторов, вылходы которьк соединены соответствен-но сЭ -входами четвертого триггера и,Составитель Г,ЩиринК,Волощук Техред С., Мигунова Корректор М, Демчик 2/38В ка 3035 ая наб. атент", г. Ужгород, ул. Нроектна Тираж 699ИИПИ Государственногоделам изобретенийосква, Ж, Раушс Подписноекомитета СССРи открытий1100 Ь 27 5 О с первым входом шестого элемента ИНЕ, вход режима блока управления соединен с третьими входами первого ивторого элементов И-НЕ, выход перво"го триггера соединен с первым управляющим входом первого дешифратора, суправляющим входом второго дешифратора, выход второго триггера соединен с входом третьего элемента И-НЕ,выход которого соединен с управляющи"ми входами элементов И группы, единичный выход третьего триггера соединен с первым входом четвертого элемента И-НЕ, с первым входом третьего дешифратора, с четвертым входомвторого элемента И-НЕ, с вторым управляющим входом первого лешифратора,с входом пятого элемента И-НЕ и вто"рым входом шестого элемента И-НЕ,нулевой выход третьего триггера соединен с четвертым входом первогоэлемента И-НЕ, выход которого соединен с единичными входами второго и 4Изобретение относится к вычислительной технике и может бытц использовано для отйадки программ и тестирования микропроцессорных систем.Известно устройство для отладки программ, содержащее блок управления, блок переключения с запоминающим устройством, блок приема и вывода информации, блок контроля и регистр дешифратора 13.Но известное устройство обладает узкими Функциональными возможностями, так как отлаживающие программы входят в объем основной памяти отлаживаемой системы.Известно также устройство для отладки микропроцессорных систем, содержащее блок памяти, общий для устройства и отлаживаемой системы, коммутатор информационных шин, блок управления, связанный с шинами управления отлаживаемой системы 2Устройство позволяет производить отладку программы системы в различных режимах, однако является достаточно сложным, так как включает в себя собственный микропроцессор с соответствующим оборудованием. Кроме того,третьего триггеров с вторым входомэлемента ИЛИ-НЕ и является первым выходом блока, выход четвертого триггера соединен с вторым входом третьего дешифратора, с входом синхронизации третьего триггера и вторым входомчетвертого элемента И-НЕ, выход кото"рого является вторым выхолом блока,выход пятого триггера соединен стретьим входом третьего дешифратора,первый и второй выходы которого являются соответственно третьим и четвертым выходами блока, выходы пятогои шестого элементов И-НЕ соединенысоответственно с входами синхронизации четвертого и пятого триггеров,выход второго элемента И-НЕ соединенс третьим входом элемента ИЛИ-НЕ иединичным выходом пятого триггера,выход регистра команды перехода соединен с информационными входами элементов И группы, выходы которых соединены с выходом данных блока. 2данное устройство переводит систему в режим отладки по сигналу прерывания, что постоянно требует соответствующего режима отлаживаемой системы,Наиболее близким к изобретению по технической сущности является устройство для отладки программ, содержащее наладочный запоминающий блок, соединенный информационным входом и выходом с первым выходом и входом блока приема и выдачи чисел :и команд, второй выход которого является информационнымвыходом уст ройства, блок формирования адреса,соединенный выходом с адресным входом наладочного запоминающего блока, а первым входом - с адресным входом устройства, и блок управления, пер вые вход и выход которого являютсявходом команды обращения и выходом команд устройства, а второй выход подключен ко входу обращения наладоч.ного запоминающего блока. Устройст во содержит также регистр режяма программ, входы которого являются управляющими, а выход подключен ко второму входу блока управления 3.,Недостатком прототипа является необходимость наличия разрешения прерывания на участке отлаживаемой программы, принадлежность поля адресов памяти, хранящей наладочные программы к множеству адресов основной памяти отлаживаемой системы. Последнее ограничивает функциональные возможности как порасширению наладочных программ, так и по разрешенному объему основной памяти.Цель. изобретения - расширение функциональных воэможностей системы за счет наращивания сервисных операцнй программным путем.Поставленная цель достигается тем, что в устройство для отладки программ, содержащее наладочный блок памяти, блок управления, блок формирования адреса и регистр режима, причем информационные вход и выход устройства через шину данных соединены соответственно с входом и выходами данныхналадочного блока памяти и блока управления, адресные входы наладочного блока памяти и блока формирования адреса образуют входную адресную шину устройства, управляющие входы наладочного блока памяти, блока управле. ния и регистра режима образуют управляющую шину устройства, выход регист 30 ра режима соединен с входом режима блока управления, введен блок отображения информации, причем первый, второй, третий и четвертый выходы блока управления соединены соответст-З венно с первым, вторым, третьим входами блока формирования адреса и управляющим выходом разрешения выборки основной памяти устройства, третий выход блока управления соединен с управляющими входами наладочного блока памяти и блока отображения информации, шина данных устройства соединена с входом и выходом данных блока формирования адреса и с первы- а ми входами блока отображения информа" ции, управляющая шина устройства сое- . динена с вторым входом блока отображения информации, причем блок управления содержит пять триггеров, регистр команды перехода, группу элементов И, шесть элементов И-НЕ, первый, второй и .третий дешифраторы,. элемент ИЛИ-НЕ.и элемент НЕ, причем первый разряд управляющего блока 55 первый разряд управляющего входа блока соединен с Э -входом первого триггера, с первыми входами первого . 27 аи второго элемейтов И-НЕ, второй разряд управляющего входа блока соединен с вторыми входами первого и второго элементов И-НЕ и с входом синхронизациц первого триггера, третийразряд управляющегс входа блока сое-динен с входом синхронизации второготриггера и через элемент НЕ с управляющими входами третьего, четвертого, пятого и шестого элементов И-НЕ,четвертый разряд управляющего входаблока соединен с входами установкинуля второго и третьего триггеров ис первым входом элемента ИЛИ-НЕ, выход которого соединен с входом установки нуля четвертого триггера, входданных блока соединен с информационными входами первого и второго дешиф.раторов, выходы которых соединенысоответственно с 3 -входами четвертого триггера и с первым входом шестого элемента И-НЕ, вход режима блокауправления соединен с третьими входами первого и второго элементов И-НЕ,выход первого триггера соединен спервым управляющим входом первогодешифратора, с управляющим входомвторого дешифратора, выход второготриггера соединен с входом третьегоэлемента И-НЕ, выход которого соединен с управляющими входами элементовИ группы, единичный выход третьеготриггера соединен с первым входомчетвертого элемента И-НЕ, с первымвходом третьего дешифратора, с четвертым входом второго элемента И-НЕ, свторым управляющим входом первогодешифратора, с входом пятого элементаИ-НЕ и вторым входом шестого элемента И-НЕ, нулевой выход третьеготриггера соединен с четвертым входомпервого элемента И-НЕ, выход которо-,го соединен с единичными входами второго и третьего триггеров, с вторымвходом элемента ИЛИ-НЕ и являетсяпервым выходом блока, выход четвертого триггера соединен с вторым входомтретьего дешифратора, с входом синхронизации,третьего триггера и вторымвходом четвертого элемента И-НЕ, выход которого является вторым выходомблока, выход пятого триггера соединен с третьим входом третьего дешифратора, первый и второй выходы которого являются соответственно третьими четвертым выходами блока, выходыпятого и шестого элементов И-НЕ соединены соответственно с входами синх"ронизации четвертого и пятого тригге0627 6любому адресу основной памяти, чтениеслов состояния программы на каждомшаге отладки, автоматический ввод ивывод участков основной программы спомощью технических средств н т.д, При этом только путем наращивания программного обеспечения в НБП можно полу 1чить широкий спектр сервисных операций в объеме полной памяти, адресуемой микропроцессором, без ограничений на объем.и содержание сглаживаемой программы, находящейся в основной памяти.На фиг. 1 представлена структурная схема устройства для отладкипрограмм.ф на фиг. 2 - функциональнаясхема блока управления; на фиг. 3 -таблица истинности дешифратора блока управления; на фиг, 4 - функциональная схема блока формирования адреса на фиг. 5 - функциональная схема регистра режимами на фиг. 6 - функциональная схема наладочного блокапамяти, на фиг. 7 - Функциональнаясхема блока отображения информации;на фиг, 8 - временная диаграмма работы блока управления при переходе иэосновной программы в работу с НБП;на фиг. 9 - структура программногообеспечения, записанного с НБП, нафиг. 10 - временная диаграмма работыблока управления при выполнении команд чтения и записи, на фиг. 11временная диаграмма работы блока управления при выходе в основнуюпрограмму.Предлагаемое устройство (фиг. 1)состоит из блока 1 управления, соединенного двусторонней связью,с шинойданных, с блоком 2 формирования адреса, наладочным блоком памяти 3, блоком 4 отображения информации, регистром5 режима и шинами управления. К ши-,нам данных присоединены также блоки2-5, а блоки 2 и 4 подсоединены также к адресным шинам контролируемоймикропроцессорной системы. Кроме того, блок управления связан с входом разрешения выборки основной памятимикропроцессора, а также входамиразрешения выборки блоков 2, 3 и 4.На фиг. 2 изображена функциональная схема блока управления, представляющего собой автомат, содержащийпять триггеров 6-10, шесть элементов И-НЕ 11"16, элемент НЕ 17, элементИЛИ-НЕ 18, дешифратор 19. 1 (кода команды возврата), дешифратор 19.2(кода команды обращения к памяти),5 110ров, выход второго элемента И-НЕ сое-,динен с третьим входом элемента ИЛИНЕ и единичным выходом пятого тригге"ра, выход регистра команды переходасоединен с информационными входами5элементов И группы, выходы которыхсоединены с выходом данных блока.Сущность изОбретения заключаетсяв том, что при переходе в режим отладки адрес очередной команды, извле ченной микропроцессором из основнойпамяти для выполнения, запоминаетсяв блоке Формирования адреса, а кодее на шинах данных элементов заменяется с помощью блока управления . 15на код команды перехода к определенному участку программы наладочиогоблока памяти (НБП). Поскольку одновременно блок управления устройстваразрешает работу наладочного запоминающего блока и запрещает работу основиой памяти процессора, то тем самым обеспечиваешься переход к выполнению программы отладки записанной вНБП. 25Возвращение к продолжению выполне.ния программы основной памяти происходит по соответствующему указаниюо", регистра режима согласно адресу,хранящемуся в блоке формирования адреса, и сопровождается обратным переключением блоков памяти. Такое реше"ние устройства приводит к то%у, чтополе адресов памяти наладочного блока памяти не может совпадать с полемадресов памяти отлаживаейой Микропроцессорной системы, и переход процессора иэ рабочего режима в режим отладки (теста) не требует наличия разрешения прерывания а увеличение набоЭ30ра сервисных операций связано лишьс увеличением подпрограмм в НБП.Каждая из подпрограмм отладки,записанных в НБП, начинается с сохранения слова состояния микропроцессо 45ра и содержимого его внутренних регистров, а перед возвратом к основнойпрограмме происходит восстановлениеэтих параметров. Результаты работыотладочной (тестовой) операции выводятся на блок отображения, также уп 50равляемого программой в НБП,Таким образом, контролируемая микропроцессорная система, оставаясь вавтоматическом режиме работы, можетобеспечить на любом участке програм";55группу элементов И 20, регистр 21 команды перехода и дешифратор 22, таблица. истинности которого представлена на фиг. 3.На фиг. 4 изображена функциональная схема блока 2 формирования адре"са, представляющего собой регистр 23памяти, входной мультиплексор 24, подключающий на вход регистра 23 шинуадреса или шину данньм, и вьмодной Онабор трехстабильных ключей 25,На фиг. 5 изображена функциональная схема регистра 5 режима, представляющая собой многоразрядный регистр26, на входы которого поступают управ 1ляющие воздействия, определяющие режим работы и тип обслуживающей операции, а также набор трех стабильньмключей 27, подсоединенный к шинеданных. 20На фиг. 6 изображена функциональная схема наладочного блока 3 памяти, построенного по известной схемес применением элементов памяти ОЗУи ПЗУ на интегральных схемах. Элементы 28-28 представляют собой подмножество элементов ОЗУ, необходимыхдля работы отладочных программ, записанных в ПЗУ на элементах 29-29 п.Дешифратор 30 адреса имеет вход разрешения выборки связанный с выходомЬ блока 1. Связь с шиной данньм(ШЛ) микропроцессора осуществляетсячерез двунаправленный буфер 31.Блок 4 сопрягается.с микропроцессо 35ром, как стандартное внешнее устройство через шины данных, адреса и управления. В качестве отображающего .модуля могут быть использованы различные устройства, например стандартная индикаторная панель ПИУ, Структурная схема блока 4 показана нафиг. 7. В него входят регистр 32 имодуль отображения 33.Устройство работает следующим обра 15зом.В исходном состоянии на выходе Ьблока управления 1 - единичный сигнал: запрета НБП, а на выходе Ь нулевойпотенциал разрешения выборки основной0памяти. Иикропроцессор работает в ав"томатическом режиме. Подключенноеустройство не создает помех нормаль-,ному функционированию микропроцессорной системе. Ситнал начала режима отладки поступает в форме единичного55уровня с выхода с, регистра режимана вход д, блока 1 управления. Поэтому сигналу в цикле выборки микро 7 11 ОО 627 8процессором очередной команды пэ основной памяти элементом И-НЕ 11 блока управления 1 вырабатывается сигнал,которьг 1 по выходу Ь, передается навход , блока 2 формирования адресакак сигнал записи а греса ячейки основной памяти, из которой должна бытьсчит.1 на очередная команда.При отсутствии сигнала разрешенияна выходе Ъ блока,1, соединенногос входом О блока 2 :ерез мультиплексор 24, на вход регистра 23 подключена шина адреса. В результате врегистре 23 блока 2 оказывается записанным соответствующий адрес. Одновременно с этим устанавливаются в1" триггеры 7 и 8 и переключаетсясигнал разрешения выборкй памяти с,выхода Ь на Ь блока 1, С приходом от шины управления по входу мсигнала блок 1 выдает через элементИ-НЕ 13 по входу Ь,. на шину данныхкод команды перехода к начальнойобласти памяти блока 3, которая впоследующих циклах выполняется микропроцессором. Задним фронтом сигналаив сбрасывается триггер 7. Временнаядиаграмма работы блока 1 на этапеперехода в режим отладки показанана фиг. 8. Таким образом, устройствопереводит микропроцессор в режим работы с отладочной программой, записанной в элементах ПЗУ,наладочногоблока 3 памяти,Структура отладочной программыпоказана иа фиг. 9. Программа .начинается с запоминания слова состоянияпроцессора и содержания внутреннихрегистров, затем по коду режима, считанного с регистра 5 режима, осуществляется переход к тому или иному модулю (подпрограмме) сервисного обслуживания ( К 1 - К), среди которых могут быть операции "Пуск", "Чтение регистров", "фотоввод", "Чтение из памяти", "Запись в память", "Тест" ит.д. Количество этих модулей, т.е.объем памяти НБП, ограничено тольковозможностями адресации микропроцессора, так как в общем виде объем НБПможет быть равен полному объему основной памяти микропроцессорной системы, Все модули (подпрограммы) сервисного обслуживания, за исключениеммодуля "Пуск", обеспечивают переходна модуль обслуживания блока отображения, куда выводятся результатыоперации, Затем программа переходятснова к модулю опроса регистра режи627 10ционной части команды возврата наэлементе И-НЕ 14 формируется импульсвыдачи на шину данных адреса перехода, хранимого в блоке 3 формированияадреса. Этот импульс с выхода сЭблока 1 поступает на вход д блоказ3 и разрешает выдачу на ШД кода изрегистра 23, который считывается микропроцессором и определяет адресследующей выполняемой команды.С приходом очередного признака выборки команды сигналом с выхода элемента ИЛИНЕ 8 выключаются последовательнотриггеры 9 и 8, что согласно логике работы дешифратора 22 определяет разрешение выборки основной памяти Ъ и запрещение выборки НБП Ъ . На этом переход к выполнению отлаживаемой программы завершается. 9 11 ООма 5, ожидая нового указания. Только после выполнения указания "Пуск"осуществляется восстановление регистров и слова состояния основной программы и переход к работе с основнойпамятью, Отдельно остановимся на работе устройства в режиме обращения(чтения/записи) к основной памяти.Модули (подпрограммы) НБП, реализующие операции чтения/записи в основ" 10ную память, используют непосредственно для реализации операции чтения/записи по одной из модификаций командчтения/записи, которые не должны бытьиспользованы в НБП. для других целей. 15С приходом кода команд (обращения кпамяти на шину данных (вход аблока 1 управления) срабатывает дешифратор 19.2 кода этих команд, ипо заднему фронту сигнала. через эле О мент И-НЕ 16 включается триггер 10, что вызывает, согласно таблице(фиг, 3), обратное переключение сиг,налов разрешения выборки основнойпамяти и НБП (выходы Ь, Ъ ) 25Временная диаграмма работы блока1 при обращении к основной памяти при.- ведена на фиг. 10, Обратное переключение, т,е. возврат к работе с НБП, происходит с приходом признака выбор-ЗО ки очередной команды. Таким образом, устройство обеспечиват выбору команды чтения из НБП, а исполнение операционной части команды чтения/записи с подключенной основной памятью.Переход к выполнению программ ос,новной памяти процессора также осуществляется по коду, считанному с регистра режима (код операции "пуск" ). Перейдя к соответствующему модулю 4 О(подпрограмме) в НБП (фиг. 3), микропроцессор выполняет одну из модификаций команды возврата, которая является запрещенной в других участках памяти НБП. Временная диаграмма рабо ты блока управления по переходу к работе с основной .памятью показана на фиг. 11. С приходом в цикле выборки команды кода указанной модификации на вход с, блока 1 управления срабатывает дешифратор 19.1 и по заднему фронту сигнала йп включается триггер 9. При этом согласно логике дешифратораблока 1 (фиг, 3) снимается разрешение с выходов Ь и Ь блока 1, И во время исполнения операПредложенное устройство позволяет производить процесс отладки программных и программно-аппаратных средств, работающих под управлением микропроцессоров. Отладка может осуществляться с помощью широкого набора отладочных операций. Расширение и изменение отладочных функций ,не требует увеличения или изменения аппаратных средств в устройстве, алишь увеличения или изменения программного обеспечения, записанного вНБП. Емкость НБП может быть увеличена до объема всей памяти, адресуемоймикропроцессором. При этом переход врежим отладки не требует ограничений на содержание программы (например, разрешения прерывания) в основной памяти микропроцессорной системы.Кроме того, отлаживаемая микропроцессорная система может не иметь аппаратных средств работы в шаговом режимеи средств индикации. Даже находясь " постоянно в автоматическом режиме работы, микропроцессор с помощью предложенного устройства может обеспечитьпошаговое выполнение программы и индикацию всей необходимой наладочной информации. С учетом указанных возможностей предложенное устройствопозволяет повысить эффективность процесса отладки и дает возможность использовать его в качеетве простогопереносного пульта для отладки, контроля и диагностики микропроцессорныхсистем.Цииьиние: а) 8 ьвйноб сигнал д 1 ЬВеиХя ажаающиИ Ях - ьаирещеннсасЮюОЮиЕЬ