Устройство для вычисления квадратного корня

Союз СоветскнхСоцналнстнческнхРеспублик ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 924703(22) Заявлено 071279 (21) 2848207/18-24с присоединением заявки Мо(Я 11 М Кп 3 С 06 Р 7/552 Государственный комитет СССР по делам изобретений и открытий(71) Заявитель Е 54) УСТРОИСТВО ДЛЯ ВЫЧИСЛЕНИЯ КВАДРАТНОГО КОРНЯИзобретение относится к вычислительной технике и манжет быть исполь-зовано для аппаратной реализации операции вычисления квадратного корня вуниверсальных и специализированныхвычислителях.Известно устройство для извлеченияквадратного корня, содержащее ге,нератор импульсов, элементы И, счетчик, сумматор накапливающего типа.Извлечение квадратного корня в немосуществляется путем подсчета суммычленов ряда последовательных нечетных чисел 11,Основн , недостатком известного 15устройства является его низкое быст-.родействие, определяемое числом циклов вычисления, зависящим от диапаэона чисел.Наиболее близким по техническойсущности к предлагаемому являетсяустройство для вычислейия квадрат"ного корня, содержащее входной ивыходной регистры, блок управленияблок возведения в квадрат, схемусравнения, блок подбора цифр 2).Недостатком известного устройства .является его низкое быстродействие,вызванное во-первых, Формированием вкаждом такте только одной цифры результата, во-вторых, необходимостью в каждом такте возводить в квадрат числа, разрядность которых равна разрядности подкоренного выражения,Время вычисления квадратного корня в известном устройстве примерно равнои зии 1где п - разрядность подкоренноговыражения;.См - время возведения в квадрат п-разрядных чисел.Целью изобретения - повышение быстродействия устройства.Поставленная цель достигается тем, что в устройство для вычисления квадратного корня, содержащее вход" ной и выходной регистры, блок подбо" ра цифр результата, блок управления, введены формирователь сомножителя, блок умножения, вычитатель и шифратор, а блок подбора цифр результата содержит регистр адреса, регистры верхнего и нижнего значений, блок памяти и коммутатор, причем вход блока памяти соединен с выходом регистра адреса, выходы блока памяти соединен с первыми входамч регистров верхнего и нижнего эначесий, выходы которых подключены к соответствующим входам коммутатора, выход924703 Составителв Н.Шелобаноактор В.Пилипенко Техред С. Мигунова орректор Ь.Грицен дписно ак Филиал ППП фПатентф, г. Ужгород, ул., Проектная,20/б 7 Тираж 732 ВНИИПИ Государственного по делам изобретений 13035, Москва, Ж, Рауш50 ка управления, седьмой выход которогосоединен с выходом триггера, инверсный вход которого подключен к первому входу элемента ИЛИ-НЕ, входы регистра сдвига и триггера соединены которого соединен с входами регистраадреса, выходного регистра и с первыми входами формирователя сомно -жителя и блока умножения, вторые входы которых подключены соответственно к выходу сдвига выходного регистра 5и выходу Формирователя сомножителя,первый и второй входы шифратора соединены с выходами старших разрядовсоответственно входного и выходногорегистров, а выход шифратора подключен к второму входу регистра нижнего значения, выход блока умножениясоединен с входом вычитаемого вычитателя,вход уменьшаемого которогоподключен к выходу входного регистра,15а выход - к входу сдвига входногорегистра и к первому входу блока управления, второй и третий входы которого соединены с выходами младшихразрядов регистров нижнего и верхнего значений соответственно, выходыблока упранления, с первого по седьмой, подключены к управляющим входамвходного и выходного регистров, формиронателя сомножителя, регистровадреса, нижнего и верхнего значенийкоммутатора соответственно,Блок управления содержит две матрицы памяти, линию задержки, регистр,дешифратор адреса микрокоманд, генератор тактовых сигналов, дешифраторусловий, элементы ИЛИ-НЕ, ИСКЛЮЧАЮЩЕГ ИЛИ, триггер, регистр сдвига,причем выход генератора тактовыхсигналов подключен к первому нходу 35дешифратора адреса микрокоманд, выход которого соединен с первыми входами первой и второй матриц памяти ис первым входом дешифратора условий,второй,и третий входы которого соединены с выходами элементов ИЛИ-НЕи ИСКЛЮЧАЮЩЕЕ ИЛИ соответственно, выход,дешифратора условий соединен свторым нходом второй матрицы памяти,выход которой через линию задержкиподключен к входу регистра, выходкоторого соединен со входом дешифратора адреса микрокоманд, входы элемента ИЛИ-НЕ являются первым входомблока управления, входы элементаИСКЛЮЧАЮЩЕЕ ИЛИ являются соответственно вторым и третьим входами блокаупранпения, четвертый вход дешифратора условий соединен с выходом младшего разряда регистра сдвига, выходкоторого соединен с вторым и третьимвыходами блока управления, первый,второй, четвертый, пятый и шЕстойвыходы первой матрицы памяти являютсясоответственно первым, вторым, четвертым, пятым и шестым выходами бло с третьим и седьмым выходами первой матрицы памяти соответственно.На фиг. 1 приведена структурная схема устройства для вычисления квадратного корня; на фиг. 2 - функциональная схема блока памяти и шифратора; на фиг. 3 - диаграмма осуществления подбора четырех цифр результата на фиг. 4 - Функциональная схема Формирователя сомножителя; на фиг.5 функциональная схема блока умножения; на фиг. б - функциональная схема блока управления; на Фиг. 7 - граФ-схема алгоритма (ГСА) работы предлагаемого устройства.Устройство для нычисления квадратного корня (фиг. 1) содержит входной 1 и выходной 2 регистры, блок 3 управления, блок 4 памяти, регистр 5 адреса, регистры нижнего б и верхнего 7 значений, коммутатор 8, блоки 4 - 8 объединены в блок подбора цифр результата, шифратор 9, формирователь 10 сомножителя, блок 11 умножения, нычитатель 12, выходы 13 и 14 старших разрядон регистров 1 и 2 соответственно, выход и вход сдвига 15 и 16 регистров 2 и 1 соответст - венно, выходы 17 и 18 младших разрядон регистров 6 и 7 соответственно, выходы 19 - 25 блока 3 управления,Блок 4 памяти и шифратор 9 (фиг.2) содержат элементы памяти, включающие дешифратор 26 адреса и матрицу 27 запоминающих элементов.Формирователь сомножителя 10 (фиг. 4) содержит группы элементов И 28 и группу элементов ИЛИ 29.Блок 11 умножения (Фиг, 5) содержит сумматоры 30, первый и второй входы которого 31 и 32, управляющий вход 33, а ныход младшего разряда .34.Блок 3 управления (фиг. 6) содержит первую 35 и вторую 36 матрицу памяти, линии 37 задержки, регистр 38, дешифратор 39 адреса микро- команд, генератор 40 тактовых сигналон, дешифратор 41 условий, элемент ИЛИ-НЕ 42, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 43, триггер 44, регистр 45 сдвига.ГСА (фиг, 7) содержит вершины 46 - 54. На ГСА информация на выходах комбинационных узлов обозначена буквой А с соответствующей позицией, присвоенной комбинационному узлу.В предлагаемом устройстве для вычисления квадратного корня входной 1 и ныходной 2 регистры, регистр 5 адреса и регистры 6 и 7 могут быть реализованы на Р-триггерах. Предполагается, что блок 4 памяти, коммчтатор 8, шифратор 9, формирователь 10, блок 11 умножения и нычитатель 12 реализованы в ниде комбинационных схем. В этом случае синтез блока 4 памяти и шифратора 9 может быть произведен изнестными методами по соот-. ветствующим таблицам истинности.Блок 4 памяти и шифратор 9 могут быть также реализованы на элементах памяти, имеющих дешифратор адреса.При этом сокрацается количество обо-рудования и обеспечивается регулярность их структур.Элемент памяти (фиг. 2) содержит дешифратор 26 адреса и матрицу 27,запоминающих элементов, причем выходдешифратора 26 адреса соединен совходом матрицы 27 запоминающих элементов, выход которой является входом 10 элемента памяти, вход которого есть вход дешифратора 26 адреса.Коммутатор 8 содержит в каждом разряде два элемента И, выходы кото рых соединены со входами элемента ИЛИ.Блок 4 памяти, регистр 5 адреса, регистры нижнеге б и верхнего 7 значений и коммутатор 8 предназначены для осуществления подбора К цифр ре- зультата (К принимает целочисленные значения в пределах 3 1 К-" ,и разрядность подкоренного выражения). Регистры 5 - 7 имеют К разрядов, а блок 4 памяти содержит 2 К(2 - 1) запоминающих элементов.Диаграмма, изображенная на фиг. 3, иллюстрирует последовательность осуществления подбора четырех цифр результата. В вершине диаграммы нахо-. дится величина(при К = 4 она равна 8). Значения двух последующих величин, Формируемых из предыдущей, отличаются от нее на + 2 ", где 1 - номер уровня расположения после дующих величин (11К). Вершина диаграммы соответствует первому уровню. Значение предыдущей величины помещается в регистр 5 адреса, которое определяет адрес обрацения и по 40 которому из блока 4 памяти в регистр нижнего значения б считывается последуюцая величина, меньшая предыдущей, а в регистр верхнего значения 7 последующая величина, большая преды" душей. Нужное значение выбирается блоком 3 управления через коммутатор 8 из регистра б или регистра 7.С помощью шифратора 9 формируется начальное приближенное значение (х 1) очередных К цифр результата на осно.вании содержимого старших разрядов входного регистра 1 (д)и выходного регистра 2 (х ). Для этого строятся таблицы значений х ; и х ща при всех возможных комбинациях значенийи х. По диаграмме осуществления подбора К цифр результата (фиг. 3) определяется приближенное значение х; так, чтобы его уточнением можно было бы получить все значения х; в 60 диапазоне от хдо х. Найример, пусть К = 4 х т = 10 х ущук == 14. Тогда, чтобы получить все значения в диапазоне от 10 до 14, необходимо по диаграмме на Фиг. 3 привять 65.Ръ, С (2 Е х;+ х)х;,где х - величина К цифр результата,определенных в 1-ом тактес учетом их весовой позиции,И= -- количество тактов, необходимых для определения и цифррезультата.Для определенности принимаем,что величина подкоренного выраженияявляется нормализованным числом:- 1,4)НАЕС к +к Предположим, чт ра 9 соединен с рядами входного рой вход шифрат старшими разряд первый вход(К + 1) старшрегистра 1, ара 9 соединен с Кми выходного регис шифратоими раз- втоэтого неравенство (1)я в эквивалентное: С учетореобраэуе(2 2 ххе;с 2(х окажем, чт д этого запишем д в ю часть неравенс 1(х, что К) 1)откуда в е личинадточи0.Х+). ) на х; его. Поэтому принимае ли меньш х Мп 1енства (2) Из нер дует, что-к При 1 = 1С учетохи д и очины х; вопределяет еем хе ф ебХ весовых позиций величин еспечения значения велиределах 0х;2 , чтк сомножитель 2", Формулы приближенное значение х= 12.Величины х щ и х , определяются, исходя из представления подкоренного выражения Р в виде Р ъ, (р х) что эквивалентно 1:1//,; Т //к д + 2-к 5х а, -- 2Ниже приведена таблица истинности шиФратора 9, причем для определения принято, что К = 4. Значения старших разрядов,поступаюцих на первый вход шифратора 9 с выхода 13 входного регистра 1, обозначены через д, а на второй вход с выхода 14 выходного регистра 2 - через х, . Вес старшего разряда величины д равен х 5 2 = 1. Так как в каждом такте определения очередных К цифр результата производится,сдвиг получившего остатка по цепи 16 на К разрядов в сторону старших разрядов, то целесообраэ но показать, что содержимое входного регистра 1 в каждом такте не будет превышать величины, равной двум. Действительно, если доказать, что выполняется условие. х к25Оспах"(х;) с 2 2 то подтверждается вышесказанное,т.е что содержимое входного регистра 1 в каждом такте не превыш .ет величины, равной двум. Так как О с 1, то Оак= 30(С х; + 2" ), тогда Продолжение таблицы х 16 7 б б 5 10 13 8 11 13 14 15 10 15 15 11 10 9 8 8 10 9 9 8 С;+1 Е сМ. Ы Б" Ф-.1 (1 1 1 1 1 1 2 2 1601 3 2 2 65 Полученное неравенство выполняетсяпри всех входящих в него значениях х,Значения величин в таблице при"ведены в десятичной системе счисле"ния, При построении таблицы учтено,что еслис О с 1 у К = 4,то хесю=- 0,1011 (1). 0 11 12 13 14 15 с) 16 0 11 12 13 14 15 5 - 4 4 3 3 3чб 5 4 4 4 37 - 5 5 5 4 48 12 б б 5 5 59 13 7 б 6 5 5 8 8 7 6 б 12 14 9 8 8 7 7 13 15 10 9 8 8 7 16 - 12 10 10 9 9 17 - 12 12 10 10 9 18 - 13 12 11 10 10 21 - 15 14 12 . 12 11 22 - 15 14 14 12 12 23 - 15 15 14 13 12 27т15 15 14 30Ш 15 31 т т /т 15 При расширении разрядности значений Ы и хточность предскаэываемых шифратором 9 значений возрастает. В формирователе 10 (фиг. 4) первыйвход каждой группы элементов И 28соединен с выходом коммутатора 8, а второй вход группы элементов И 28 с выходом 21 блока 3 управления и является управляющим входом формирователя 10, а выход каждой группы эле. ментов И 28 соединен с первым входбм группы элементов ИЛИ 29 с учетом их весовой позиции, второй вход группы элементов 29 цепью сдвига 15 соединен с выходом выходного регистра 2; а выход группы элементов ИЛИ 29 является выходом формирователя 10. С помощью последнего в ,1-ом такте формируется значение (2 С,х ; + х ), равное удвоенному содержимому регист(рра 2 Я),)поступающему на второй 15 вход группы элементов ИЛИ 29, увеличенное на величину (х,), поступающую с выхода коммутатора 8 с учетом весовой позиции труппы из К цифр результата, которые определяются в щ данном такте, путем выдачи блоков 3 соответствующего управляющего сигнала на второй вход нужной группы элементов И 28.Блок 11 умножения может быть реа лизован по матричному принципу, как это показано на фиг. 5. Он содержит К (и + 1) разрядных комбинационных сумматоров 30, сдвинутых друг относительно друга на один разряд, пер вый вход 31 каждого из которых соеди-, нен с выходом Формирователя 10, а второй вход 32 всех сумматоров, кроме первого, - с выходом значений п старших разрядов предыдущего сумматора 30 (для первого сумматора 30 на его вход 32 подается нуль), управляющий вход 33 каждого, сумматора 30 соединен с соответствующим разрядом, поступающим на первый вход блока 11 умножения с выхода коммутатора 8., выход последнего сумматора 30, а также выходы 34 младшего разряда всех остальных сумматоров 30 являются выходом блока 11 умножения, в котором реализован способ умножения с младших 45 разрядов. Если значение на управляющем входе 33 сумматора 30 единица, то на вход сумматора 30 передается число, поступающее на его первый вход 31, если нуль, то передаются нули. 50С помощью блока 11 умножения Формируется произведение55. Блок 3 управления может быть реализован по микропрограммному принципу по схеме Уилкса с запоминающим устройством микрокоманд в виде двух 60 запоминающих элементов 27, как это показано на фиг, 6.Первая 35 и вторая 36 матрицы памяти представляют собой постоянные запоминающие устройства (ПЗУ), выборка из которых осуществляется путем возбуждения соответствующей шины.Первая матрица 35 представляет собой накопитель определенных наборов управляющих сигналов. Выборка необходимого набора управляющих сигналов осуществляется путем возбужцения соот" ветствующей шины матрицы 35 сигналами с выходов дешифратора адресамикрокоманд 39. Образующиеся на выходах матрицы 35 сигналы, как сигналы микроопераций поступают в необходимые узлы устройства, Блок 3 управления Формирует четыре микрокоманды, соответствующие вершинам 47, 51, 52 и 53 ГСА. Вторая матрица 36 предназначена для управления последовательностью выполнения микрокоманд. Выборка необходимого адреса следующей микрокоманды производится путем возбуждения соответствующей шины матрицы 36 сигналами с выхода дешифратора 39 при выполнении тех микрокоманд, пос" ле которых не проверяются условия перехода, и сигналами с выхода де-.шифратора 41 условий при выполнении тех микгокоманд, после которых имеются условия перехода. Так, после выполнения микрокоманд, соответствующих вершинам 52 и 53 ГСА, условий перехода нет, а после выполнения микрокоманд, соответствующих вершинам 47 и 51 ГСА, производится проверка условий перехода. Сигналы дешифратора 41 возбуждают одну из трех шин матрицы 36,соответствующую переходу к выполнению одной из микрокоманд, действия в которых указаны вершинами 51 53 ГСА. Эти сигналы формируются в соответствии со следующими логическими выражениями:348 / УО59. дВ 49 0Ъ/.,ЮдВ /)1 д а /а 9 а /50) чда /)ущ/ 1 аа ),где В, В/1 и В - сигналы на выходе дешифратора 41 для формирования перехода к вершинам 51, 52 и 53 ГСА соответственно;14 В ф"4 ау уо - условия перехода, соответствующие вершинам 48, 49 и 50 ГСА, сформированные при выполнении текущей микрокоманды. Условие, соответствующее вершине 48 ГСА и указывающее, что обнаружен нулевой результат вычитания, формируется элементом ИЛИ-НЕ 42. Условие, соответствующее вершине 49 ГСА и указывающее, что значения в младших разрядах регистров 6 и 7 отличаются, формируется элементом ИСКЛЮЧАЮЦЕЕ ИЛИ 43. Для управления выходным регистром 2, формирователем 10 и в качест 924703 12ве счетчика тактов используется в)разрядный регистр 45 сдвига, В каждом такте работы устройства в сдвигающем регистре 45 производится поразрядное продвижение логической еди 5ницы. Это позволяет управлять соответствующей группой элементов И 28Формирователя 10 и производить запись информации в нужные К разрядоврегистра 2 (момент записи в регистр2 определяется сигналом с соответствующего выхода 20). Так как значение логической единицы появится вмладшем разряде сдвигающего регистра 45 только в последнем. такте, тосостояние этого разряда и будет определять последний такт (вершина50 ГСА).Генератор тактовых сигналов предназначен для задания определеннойчастоты выборки наборов управляющих 20сигналов при постоянной длительности тактов. Импульсы с его выхода поступают на дешифратор 39 и в зависимости от кода адреса микрокоманды,находяцегося в регистре 38, воэбуждают необходимые шины матриц 35 и36. Так как код в регистре 38 должен изменяться только после завершения всех процессов, связанных с выполнением текущей микрокоманды, поэтому коды с выхода второй матрицы36 подаются в регистр 38 через линии37 задержки, включаемые в каждуюразрядную. цепь. Для запоминания знака результата вычитания используется З 5".0-триггер 44, причем запись знака,результата вычитания и обнулениепоследнего производится по сигналам,поступающим на его управляющие входыс соответствующих выходов первойматрицы 35,При управлении регистром б на егоуправляющий вход поступают сигналыс соответствующих выходов 23 матрицы 35, определяющие прием информациив регистр б с выходов блока 4 памятиили шифратора 9.При управлении регистром 7 на егоуправляющий вход поступают сигналыс соответствующих выходов 24 матрицы 35, определяющие прием информациив регистр 7 с выхода блока 4 памятиили обнуление регистра 7.При работе блока 3 управления покоду адреса микрокоманды, находящемуся в регистре 38, дешифратором 39 55выбирается одна из шин матрицы 35.Приподаче тактовых сигналов от генерйтора 40 Формируются все необходимые управляющие сигналы. Выборкаадреса следуюцей микрокоманды из 60матрицы 36 производится дешифратором39, если после выполняемой микрокоманды не выполняется условный пеГреход. Если он выполняется, то посигналу дешифратора 39 разрешаетсяЬ 5 анализ условий перехода с помощьюдешифратора 41 условий.После формирования условий перехода и их анализа дешифратором 41производится выборка адреса следующей микрокоманды из матрицы 36, Выбранный адрес записывается в регистр38 через время, определяемое величиной линий 37 задержки,Устройство для вычисления квадратного корня работает следующим образом,В исходном состоянии входной регистр 1 содержит подкоренное выражение, выходной регистр 2, регистРы5 - 7, сдвигающий регистр 45 и триггер 44 блока 3 управления содержатнули. В каждом такте работы устройст"ва определяется К цифр результата.Для этого производится следующее.По содержимому регистра адреса микрокоманды 38 производится считываниепервой микрокоманды (вершинка 47 ГСА)которая помещает в регистр б нижнегозначения сформированное с помощьюшифратора 9 приближенное значениеочередных К цифр результата, обнуляет регистр 7 и продвигает единицув сдвигаюцем регистре 45 .(в первомтакте единицы вдвигается в старшийразряд сдвигающего регистра 45),Таккак содержимое триггера 44, управляющего коммутатором 8, равно нулю, тона выход коммутатора 8 подается содержимое регистра б (х), котороетакже записывается в,регистр 5 адреса. Это же значение (х ), поступаю-,щее на первый вход Формирователя 10,совместно.с содержимым выходного ре 3гистра,Ч(Ь К , поступающее на вто.рой входформирователя 10 по цепи15,сдвига на один разряд в сторонустарших разрядов, используется дляформирования величины 1 Ы Н ФМфС помощЬю блока 11 умножения ФормиФруется величина, Х (Я.T.,х+м); х,), ко"торая в вычитателе 12 вычитается иэсодержимого входного регистра 1.Далее проверяются условия перехода,Если получен не нулевой результатвычитания, то будет выполняться вторая микрокоманда (вершина 51 ГСА)до тех пор, пока содержимое младшихразрядов 17 и 18 регистров б и 7 небудет отличаться между собой или жене получится нулевой результат вычитания. Вторая микрокоманда записывает знак результата вычитания втриггер 44 и но содержимому регистра 5 адреса иэ блока 4 памяти выбирает значения в регистры б и 7. Далее,в зависимости от состояния триггера44, управляющего коммутатором 8, навыход коммутатора поступает содержиК+С.ааее."йкое),60 65 мое регистра 6 или 7. Если н триг" гере 44 записан нуль (знак минус), то поступает содержимое регистра б, если записана единицы (знак плюс)У то поступает содержимое регистра 7.После этого величина хс выхода 5 коммутатора 8 записывается н регистр 5 адреса и используется для Формиро" вания величины М;йГ,ю н), ), аналогично описанному выше. Если после очередной проверки условий перехода получен не нулевой результат вычитания, но содержимое младших разрядов 17 и 18 регистров б и 7 отли чаются, что соответствует точному 15 определению очередных К циФр результата, и этот такт не последний, то выполняется третья микрокоманда (вершина 52 ГСА), н" которой значение, поступающее с выхода коммутатора 8 Щ записывается в соответствующие К разрядон выходного регистра 2, а ре" зультат вычитания с выхода вычитателя 12 по цепи сдвига 16 на К разрядов н сторону старших разрядов за писынается во входной регистр 1. Триггер 44 обнуляется, после чего осуществляется безусловный переход к выполнению первой микрокоманды. Если после очередной проверки ус" ЗО ловий перехода получен нулевой результат. вычитания или в последнем ,такте содержимое младших разрядон 17 и 18 регистров 6 и 7 отличаются, что соответствует точному определению К .циФр результата, то выполняются дей-,з стния, (вершина 53 ГСА), аналогичные выполняемым н третьей микрокоманде, но после этого процессвычисления квадратного корня заканчивается. В выходном регистре 2 находится результат вычисления квадратного корня,Таким образом, предлагаемое устройство для вычисления квадратного корня позволяет сформировать резуль-; тат на. - тактов, в то время как 45Иекизвестное эа и тактов, причемдлительность така составляет величину "=" 9 МЧ(1) егдеСе- время нычитания ( и + К) разрядных чисел;1 - величина, определяющая среднее количество шагон, кото"рое необходимо выполнить вкаждом такте для определе"ния К цифр результата с учетом предсказания приближенного значения К цифр. Величина е" определяется где в число шагон, которое необходимо выполнить (2 1 й.:К+1);эе- число. случаев, когда дляполучения К цифр результата требуется выполнить щ шагов. Поэтому быстродействие устройстваУМНвозрастает в . раз.Преимущества предлагаемого устройства для вычисления квадратного корня состоят и том, что оно позволяет сократить время вычисления квадратного корня примерно в 3,87 раза, расчет производится в предположении, что и = 64, К = 4, тогда 1= 2,75, а нычитатель и сумматоры блока умножения реализованы по схеме со сквозный распространением переноса, первый вход шифратора соединен с.(К + 1) старшими разрядами нходного регистра, второй вход шифратора соединен с К старшими разрядами выходного регистра.Формула изобретения1. Устройство для вычисления квадратного корня, содержащее входной и выходной регистры, блок подбора цифр результата, блок управления, о тл и ч а ю щ е е с я тем, что, с целью повышения быстродействия,н него введены формирователь сомножителя, блок умножения, вычитатель и шифратор, а блок подбора цифр результата содержит регистр адреса, регистры верхнего и нижнего значений, блок памяти и коммутатор, причем вход блока памяти соединен с ныходом регистра адреса, выходы блока памяти соединены с первыми входами регистров верхнего и нижнего значений, вы" ходы которого подключены к соответ-. ствующим входам коммутатора, выход которого соединен с входами регистра адреса, выходного регистра и с первыми входами формиронателя сомножителя и блока умножения, вторые вхо- ды которых подключены соответственно к выходу сдвига выходного регистра и выходу Формирователя сомножителя, первой и второй входы шифрато.Ра соединены с выходами старших разрядон соответственно входного и выходного регистров, а выход шифратора подключен к второму входу регистра нижнего значения, выход блока умножения соединен с входом вычитаемого вычитателя, вход уменьшаемого которого подключен к выходу входного регистра, а выход - к входу сдвига входного регистра к первому входу блока управления, второй итретий входы которого соединены с выходами младших разрядов регистров нижне 1615924703го и верхнего значений соответственнор выходы блока управления, с перного по седьмой, подключены к управляющим входам входного и выходного регистров, формирователя сомножителя, регистров адреса, нижнего5 и верхнего значений, коммутатора соответственно.2. Устройство по п. 1, о т л и " ч а ю щ е е с я тем, что блок управления содержит две матрицы памяти,10 линию задержки, регистр, дешифратор адреса микрокоманд, генератор тактовых сигналов, дешифратор условий, элементы ИЛИ-НЕ, ИСКЛЮЧАЮЩЕЕ ИЛИ, триггер, регистр сдвига, причем - 15 выход генератора тактовых сигналов подключен к первому входу дешифратора адреса микрокоманд, выход которого соединен с первыми входами первой и второй матриц памяти и с первым 20 входом дешифратора условий, второй и третий входы которого соединены с выходами элементов ИЛИ-НЕ и ИСКЛЮЧАЮЩЕЕ ИЛИ соответственно, выход дешифратора условий соединен с вторым 25 входом второй матрицы памяти, выход которой через линию задержки подключен к входу регистра, выход которого соединен с входом дешифратораадреса микрокоманд, входы элементаИЛИ-НЕ являются первым входом блокауправления, входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ являются соответственновторым и третьим входами блока управления, четвертый вход дешифратора условий соединен с выходом младшего разряда регистра сдвига, выходкоторого соединен с вторым и третьимвыходами блока управления, первый,второй, четвертый, пятый и шестойвыходы первой матрицы памяти являются соответственно первым, вторым,четвертым, пятым и шестым выходамиблока управления, седьмой выход которого соединен с выходом триггера,инверсный вход которого подключенк первому входу элемента ИЛИ-НЕ, входы регистра сдвига и триггера соединены с третьим и седьмым выходамипервой матрицы памяти соответственно.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРР 394781, кл, О 06 Г 7/38, 1971.2. Авторское свидетельство СССРР 611208, кл. О 08 Р 7/38, 1978