Специализированный процессор

(5 ц 5 С 06 Г 15/20 о/Об ГОСУДЛРСТГ гНЫИ КОМИТЕТПО ИЗОГРЕ ЕИЯЛ 1 И ОТКРЫТИЯРАПРИ ГКНТ СССР ОП ЯСАК К Е и ЗС" гЕТБ г КЯК АВТОРСКОУУ СВИДЕТЕЛЬСТВУ Ъф Фт(56) Авторское свидетельстсо СССРМ 1363238, кл, 0 06 Р 15/20, 1986,Л 1- ь м Г. - - - с 3 е ,Сл ь г )пб(57) Изобретение относится к вычислитель.ной технике и может быть использовано для Изобретение относится к выч слительной технике и может быть использовано для построения специализиросанных вычислительных систем реального масштаба времени.Цель изобретения - повышение быстродействия и расширение функциональных возможностей путем реализации функционирования в составе вычислительной сети.На фиг,1 представлена блок-схема специализированного процессора для случая М - Р = 4; на фиг.2 - схема блока интерфе,са связи с упр:вляющей ЭВУ, выполненного в стандарте канала ЬПИ; на фиг.З - схема блока памяти команд; на фиг.4- схема блока дешифрации адреса; на фиг.5 - схема блока формирования адреса данных; на фиг,6 - схема блока пэмяги данных; на фи:.7 - схема блока об ен данными (.1количество истсчников 11 формации, подключенн х к вхс;,н; й м ., Истрали д кннх процссо;,:; Р - ко,"ичесто при(м":кгв ин юрмации, опд(19) ъ/Ах (1) 1О с у 8 ъз й А 1 построения специализированных выч 1 слительных систем реального масштаб; времени. Целью изобретения я. ляется повышение быстродей "твия и расоИрение функциональных возможностей за счет реализации возможности функционирования в составе вычислительной сети. Специал .зированный процессор содерх.блок интерфейса связи с управляющей ЭВЛ 1, блок оллфги 11 д ргос(ъ блок памоти колэид блок формирования адресных даннь, блок памяти данных, блок обмена данными, вычислительный блок, генератор импульсов. магистраль канала ЭВМ, магистрали данных и адресов процессора. 7 ил. ключенных к выходной магистрали да ых процессора),Специализированный процессор содержит блок 1 интерфейса связи с управляющей ЭВМ, блок 2 дешифрации,дреса, блок 3 памяти команд, блок 4 форм Рования адреса данных, блок 5 памяти данных, блок 6 обмена данньн и 1, вычислительный блок 7, ген .эатор 8 импульсоа, магистраль 9 канала : ЗМ, магистраль 10 данных процессора и магистраль 11 адреса процессора.Блок 1 интерф"йса образуют коммутаторы 12 - 18, элемент 9 заде;,.:Ки, элементы НЕ 20-22, элемент И - НЕ 23, группу зламентог НЕ 24, элемент И - НЕ 25, элемент НЕ 26, реп;стр 27, триггеры 28-31, дешифратор 32, элемент НЕ 33, эе.снт И 34, элемент НЕ 35 и коммутатор 36. Блок памяти ко 1 знд со"тоит из триггера 3;, к;.м:;,тор.; 35, влода 39 логической . ти ицы и у лл 10 га;1 яти ког 1 лнд, 170 М 34;1 грл ГКНТ ССС а го иэоо 1 эвог;этеонно иэдатаа: с.,;й квГ:1 нат "Патент", г. 1;город, ул.Гагарина, 10 Заказ 194ВНИИП Тирал арстаеннсго ко.рте 11302-, 2 ос;: а5 10 15 20 25 30 35 40 50 Блоз 1 фрдции адреса выполнен нд д,шифратасдх 41 и 42. Блок , ормироодния адрссд ддннл 1 х включает о себя эламант НЕ 13, регистр 4 1, сумм,тор 45, кол 1 мугдтор 16, регистр 47, элемент И 48 и формирователь импульса 19,Блок памяти данных образован элементом ИЛИ 50, регистром 51, триггером 52. комл 1 утатордми 53 и 54, узлдл 1 и 55 и 56 пагляти дднных, элементдл 1 и И 57 и 58, элементом ИЛИ-НЕ 59 и комл 1 утатором 60,Блок обмена данными содар:ит группу триггеров 61, группу элементов ИЛИ-НЕ 62, триггс,. 63, элемент И 64, алелент НЕ 65, элемент ИЛИ - НЕ бб, группы 67 и 68 триггеров, элемент И-НЕ 69, элемент И 70, группы элементов ИЛИ-НЕ 71 и 72, элемент И-НЕ 73, коммутаОры 74-77. элементы НЕ 78 и 79 и элемент ИЛИ-НЕ 80.В каче,тое вычислительного блока 7 г:,ожет быть использован микропроцессор ТМ 532010 или аналогичный, в качестве блока 8 помех - любые БИС статических ОЗУ. В зависимости от реализации логики записи и счить:дания, примененной в БИС ОЗУ, мо- жег бы гь использован вход чтения или записи, подключаемый к входу чтения-записи, Например, если запись осуществляется при ; изксл уровне на входе чтения-записи, то на указанный вход подключается только сигндл ЗП, в противном случае - ЧТ. Конкретная реализация парачисленных функциональных элелентоо на уровнепринципиальной схемы гОжет быть различной и зависит от ко 1 Крегных особеностей используемой элементной базы. При конкретной реализации некоторые элементы могут быть конструкгионо объединены, кроме того, г,лкет возникнуть необходимость одополнительном инвертировании или задеожке отдельных сигналов, причем как инварторы, таи элементы задержки конструктивно могут входить в состав испс ьзуемых микросхем или быть выполнены как отдельные элементы. Специ:., изировднньй процессор работает следующим образом. Предварительная установка узлов и блоков процессора осу сстоляется сигналом К "ЬР, постугдОщим ог упраолякэо 1 ей ЭВМ.Нд пасвсм этапа осуществляется зд грузкэ программ в блок 3 памяти команд с управляющей ЭВЛ через блок 1 интарфайса. Обмен осуществляется пс кгн:;лу 9, Для определености рд.смотрим дарилт интерфе 1 сэ о стднддрте МПИ. Пскольу специализированный процасгпр Г рад.-азнд ен д л я и с и Й л ь 3 О я д н и я к д к э л г м ат о м 11 О Г О и р о цессорнои о. ислита 1 ь 1 эй аист .ма, и ко Гооой кджды из Г 1 ргцессп должен иметь свой ко 1 кра 11 ы д,рас д 1 я .дгрузки проГрдмм с О,эщгэ к;длд 9 ур.олч 1 оц;ей ЭВМ, прадусмогрснд коммутдция адреса, Осуществя-, .лдпут гл Установки ссотоетстоу 10 цих Г 1 а рак 1 чак ла:ду о Кода .и Группы элсмантсо НЕ 21(Л 1 Гс их 1:х 1,;дл л) с оходами элсманта И 11 Е 25, 1 ээкт Обрдще 11 ия по адресу онащнаго устройства для ЭВМ) подтоерхдается сигналом КВУ на канале 9. Ко. торый через соотоатс Гоугощий коммутатор (канальный приа ник) посгупдат на вход элемента И-НЕ 25. Такиг образом. нд выходе элемента И-НЕ 25 образуется признак дешифрации (ПР ДШ) д 1 ресд данного специализированного процессора, Зались признака дащифрдции ПР ДШ сов;астно с тремя рэзряддл 1 ДА 02, ДАОЗ и ДА 014, обеспечивающими Обращен;а к разчным узлам процессора, ссущестояатся в триггеры 28 - 31 каэльным сигналом К ОЬМзадержанным нд элементе задержк19.Дешифрироодние адреса узла. к которому осуществляется обращение. Обеспечивается дещифраторсм 32. При этом три оыхода 31 - ЗЗ обеспечива 1 от запись дачных и адресов. выход 41 позволяет осущсстолять чтение из узл; пдл 1 яг команд а, р.:л. он, э ЭВМ через ког;л утдтср 36 для обеспечения контрОля здписывэегЛых прсГрдмг 1. СИГндл 34 используется для запуска оьчислительного блока.Занесение прсгрдл 11 в блок памяти команд с упрдолл 1 сщсй ЭВМ о.,". 1 астоляется в двух циклах вывода данных ЭВМ. В и - дзаг цикле оыоодится адрес ячейки пдмяи узла памяти ког",гнд 10, который здписыоается в регистр 27 сигндлогл 31.выхода регистра 27 адрес ячейки палэти подается нд вход коммутатора 38, нд дгугой; од которого поступает адрес ячейки памяти с канала адреса вы 1 слительнсгс блока 7 (при считлвании кома 1 д), Управение колмутатором осущестоляегся с;Г 1 длсг управления обращение УПР ОБР с выхода триггера 37, зэписг 1 одамсгс пседодрительнс с ЭВМ по соотоатстоуОщег:,у адоасу, опредаля 1 ощему сиг 11 д записи ЗАП 1 АДР (ин 1 эрсия сигггдлд 33). Тэким Обрдзсг 1. ЭВЛ опр"деляет ражим р-1,п. узла 40 пдмяти команд 3:доением с:гнал, У 11", ОБР на оыхсд . Григгард 37, , д лО гдл гзу 40 ли":э оыс 1 Тал; баллок г, л 60 канал ЭВМ.Г о втором 1 кг 1 а сс ущес; оя ется оьддчд даны; (кода ксгды) с ЭВ,1 для эапц.и 1 гча.1 ку эдл Г 11,;.дэг с "агар; с проделан оГ аэдсг 1 ц 1:Ла. Дд,1;. з и;суд:сг г. кднглдгЭЗМ ораз колгугТсс 12 и прсхэдят нд охсдддгных уэлд 10 п к. лги кп.;,;. Д;,нньа о 1 да 1 отс, Пг. ддра.у, с г ргодяруппд рд,"ря.дсо коорого опрсдеяет алрос даГпго процессора. а младшая гру 1 га, записьгэемая о триггерь 29-31, об -спечиоает форлирование дешифратором 32 сигнала 32записи данных ЗПЭ о узел 40 памяти. 5Контрольное чтение записе.ных о узел40 команд осуществгяется эалогично с той лишь разницей, что во втором цикле вместо вывода производится овод, и младшие разряды адреса таковы, что де ифрэтором 32 10 обеспечивается формирозг;- ие сигнала 41 чтения данных о ЗВМ Ч Ы, которой аналогично сигналу ЗЛЭ и ВКЭ поступает через коммутатор 38 на входы управления узла 40 памяти команд, Необходимо отметить, что 15 коммугэция чпраоляющих сигналов ВКЭ.3 П Э, 1 ТЭ, У Е Г осуществляется коммутатором 38 ан "логично коммутации адресь,х сигналоо.Пос.: занесения коланд в узел 40 триггер 37 переключается о состояние, обеспечивающее подключение узла 40 памяти к вычислительному блоку 7 через коммутатор 38 (процесс записи в триггер 37 приведен выо). Формируется сигнал Ъ",ПУСК пода чей соответстауощих младших рэзрядоо о ,роп и-ГЛО.й .Л произооль го числа (которое никуда ке записывается), дешиЬрироозние которого формирует сигнал 34. По сигналу ЗАПУСК 30 начинается функционирование вычислительного блока, т.е, чтение команды из узла 40 памяти коланд по нулеволу адресу и дальнейшее 1 полнение записанной программы. 35Для повьниения скорости обработки в,специэлиэирооаном пооцессоре предусмотрена эпгагат 1 ая поддержка иккрементации адреса с задававлюм шагом инкрементации. Для этого оьчслительнй 40 блок 7 формь пуг 1 Т на ма".1 стралл 11 адресов адрес регистра (пуэрта) 44, а на магистраль 10 данных выдается код величины шага инкрементации. Дешифратор 41 блока дешифрации адреса 2, формруощий сигналы записи, 45 выдает сигнал Вг,32. обеспечивая запись величины шэгэ 1 регистр 44, После этого аналогично формируется адрсс регистра 47 и код начал.кого адоесэ узлов 55 и 56 памяти данных 1 э г;истрэлях 11 и 10. Запись на. 50 чального э, ,.э о регистр 47 осуществляется сигнглом ЯК 31 с выхода дешифрэтора 42, задержанию 1 в гг:.;.рооэтеле 49 импуль-сов, По сиг элу ВК 31 обесп,чиоэется также переклочек.",е кс, му-а 1 ор;, 46 т; .им о. ра ЭОМ, ЧтО На ЕГ;Ю аД, т.е.,кг 1114 ОРГЛа;ГОН- ньй вход оегистр 47, ко 1 лут 1 руется Глаг;огра 1 к:," х Р.ч 1 г 1 тель ого Ь,. кэ 7. на;отгро кл.съ;,осн о этОт .14 лет 1: ал 1.11;пес узлов 55 и 5"; пгмя и дзккюх,В случае пасслокого состояния сигнала ВК 31 коммугэтср 16 обсспечиоает передачу нэ выход сигналов с выхода суллэтора 45, на котором произоодгся и 1 ремеюэция дресэ с заданным о регистре 44 ша;ом, Результат инкрементации фикс 1;.уется о регистре 47 при обращении к улу данных в случае обращения на запись д;ных е узел памяти данных (сигнал ВКЗЗ и при чтении данных (сигнал ВЕ 41) . Формирователь 49 импульсоо при этсл обеспечивает н обходимуо задержку д.".я фиксац".и о пегистре 47 следующего значения адреса после ээверщения цикла обращена к помят Таким образом, для ээпис)сили считыоэ "1 я дэных из памяти вычислительно 1 у блоку нс требуется самостоятельно формировать адрес, э достаточно только подряд счи- ы вать или записывать данные,Блок 5 памяти данных имеет два узла 55 и 56 памяти данных. С каждьм из них вьчислительный блок 7 поочереднс стана.:1 иоает связь через коммутаторы 53, 54 и 60 путем занесения признака (О или 1) в триггер 52. Запись приз:экг осуществляется оюработкой соответствующего адреса порта на шиГо 11 аоэсэ е ч слито,:.; 1 йо сл 7 дешифрацией адреса дешифратором.41, что приводт к возникновению сигнала Вк 38, Си,"нал ВК 38 поступает одновременно со значением признака на вход синхронизации триггера 52 и обеспечиоает его запись. В случае, еслир: зак равен 1, коммутатор 53 подключает магистраль 10 данных к входу данных узла 55 памяти, а вьход регистра 47 (адреса) - к входу адреса узла 551 амяти. Коммутатор 60 под;ючэет выход узла 55 паляти к магистрали 10 данных оыч 1 слительного блока 7 при активном состоянии сигнала ЧТ 0 ЗУ, ксторьй образует,я непосредственно из сигнала чтения ВК 41. При отсутствии сигэл ЧТ ОЗУ выход комглутатора 60 находится в оысокоимпедасном состоянии. Инверсный выход триггера 52 переключает колмутгтор 54 тэк, что к адресным еходэГл уэлл 56 памяти подкл. эется выход регистра 51, л к входу дных - входная Глэгистраль отме 1 а дэнгьги с предыдущ 11 м кэскьдол специализированных процессоров 1.фО-М 15. При изменениизначения признака аналогичным обрэзогл происходит перексммутэция так, что с ьы:сл 1 тельнм бло."-.ом 7 работает узел 56 памяти данных, э с входной гэгистралью ЫО-М 5 - узел 55.Пр 1 та,о 1 о гнизац 111 вь 11 слитсль ный блок 7 оед.",т г. брэбот:у дэкн,;х оо оза- ИГ.101:.:.а,ст 11. с о. ";11 м 11 з узлов5 1 л 56 гэлг. л друго; , это ор;.мя эаг. ляется дглнюми результэтоо обработки ,ре 1 ьдущсго каскада спсцидлизроочнньх процессороо, оыходы которых под:л,с",снь к магистрали МО-М 5, Кроме того, блок 6 обмсид данными кдкдого спсциалзроодНного процссссрд (СП) оьрдбдтыодст необхо;и мые сигндлы для снхронэдции обмена. Запись адрссд ячсйк оперативной памяти узла 54 ичи 55 сопровождасся сигналом 311 АДР, - 1 (от СП предцдуща о кдскддд) пои занесении в регистр 51 с магистрали МОМ 15. Запись данных в узлы 551 56 памяти сопровождается сигнэлам дП ДАг 1, - 1, по 1 ступающими от СП иРедьдущего;дскада. Элементы ИЛИ 50 и ИЛИ - НЕ 59 необходимы для обьединения сигналоо, поступающих с различных СП. Пр этом в определенный момент времени может возникнуть сиал записи только от одного СП прсдыдущ го каскада. Сигналы управления записью-считыванем-хранением данных в узлах 55 и 56 коммутируются аналогично информационным сигналам на коммутаторах 53 и 54,Узел обмена данными 6 позооляет оп рашивать готовность магистрали, связываоо 1 ей дд,ный СП с СП последующего каскада для передачи дднных в определенный СП. Г 1 ри этом готовность определяется не только незанятостью магистрал, но и готовно стью требуемого принимающего СП прлнять данные. Готовность принять ддннье оире; .ляется вычислительным блоком 7 и устандолиоается после окончания обработки данных, находящихся в узле 55 или 56 памяти, с которьь о ианньи момент соединен ьычислтельный блок 7. После окончания обработки дгнных одного из узЛов 55 и 56 оычисгтельный блок 7 переключает триггер 52, делая доступным освободив шийся узел дмяти для загрузки очередной порции дных из предодущего каскада. После этого вычислительньй блок 7 з апис,- оает готовность в триггер 63,:Для это.о на магистраль 10 данных выставляется управляющее слово о нулевом разряде, содержащее единицу (остальнье нули), сопровождаемое адресом соотостствуащего внешнего устройства (порта), таким, что деши 1.ратор 41 вырабатывает сигнал Вг,3 3, Этот сигнал обесиечиоает запис признака обращения к трлггсру 63 готовости о один иэ триггеров 61 группы, Остальные трлггсры 61 группь необходимы для фиксации призндкд обрацси к одному из СП следующего каскада. Единица. записанная о один из триггеров 61, соидетсл,стдуст с том, то усганэолиодетсч связь с соотгегствующим СП. Бьдгчд опрсделсого адреса нд илину ддресд 11 огыоает появление сигдлд Ег 55, трд;сллру;ощ гэ сод: рж,оо триггс 5 10 15 20 25 30 35 40 45 50 55 роо 61 нд выход злсмситоо ИЛ 11-НЕ 62, 0 частности, на оыходс первого элемента ,1 Л 1 НЕ 62 (ри зли; с готе,нгсы о триггер 63)чоэюядст сигдл,РГ 1 ОТ О, подводеьйд вход счхэоздции три ерд ЬЗ. Одновременно с сгналом ВК 35 на мдгистрапи д;нных усддоодстся единица или ноль (готов или,ео о;) о 15-и разряде.Сигнал готвности процесссод ГОТ ПР пос упает на вход элемента 1 64. остальные оходы которого подклоаотся к выходам тригеров 67 группы. Б триггерах 67 фиксируется факт занятя магстрад о им из СП предыдущего каскада, ьсд; щм обмен с данным СП. Запись признака занятия магистрдли осуществляется выдачей нд магистраль МО-М 15 в нулевой разряд нуля одновременно с сигналом здпси занятости ЗЛП ЗАН, Формирусм указано;. образом на выходе элементов ИЛИ-НЕ 62. В процессе заполнения данным узла 55 или 56 памяти данных СП предьдущего каскада неоднокрагно устанавливает связь через магистраль, поэтому после окончания передачи очередной порции даных на магистральМОО-М 15 в нулеоой разряд устанавливается единица, сопровождаемая сигналом ЗАП ЗЛ 11 для еосстд оия признака незанятости мдгкстрал МСО-М 15. После окончания передачи последнего блока дань х сонг вместно с оь,. чей признака незанятости на магистраль ь иедом разряде выдается единица - признак заполнения узла памяти данных СП.Признаки оыпол ения пд.ляти поступарт индивидуально от каждого СП прсдыдущаго каскада в григгсры 68 группы и сопровождаются поостранстоенно рдэнесеннымл сигналами ЗАП ЗАН, поступающими от каждого СП, При записи занятости и освобождения магистрали МОО- М 15 о процессе заполнения узла 55 или 56 памяти данных первый разрядагисг 1 дли кодируется нулем.Поскольку В заполнении узла памяти бранных может участвовать несглько СП предыдущего каскада, выходы т., саров 68 группы сбьединяются элемснто л И 70, выход которо о подключен к ииФагмационному входу коммугчторд 76, с оь,ха,".,д которого оычислительн ил блок 7 считывает прлзнак окончанля заполнения узла ид;ляти ддн;,х с" см СП. Для э; го нд магистраль 11 вычиситель: й блок 7: дде сситоетст;,ющий адрес, который г,;образуется дешоратором 42;. сигналЕ. 42, иост иггщи, чсрсз элем нт НГ 78 нд упрдоля.ощии вход коммутдчора 76.1 Ь" лы оосоо СП ггосд. д".цсго каска дд счседуоцилд" и,гется с записипризнаков Око.оня здпснсния о те СПпоследующего гскдда, с катар.;.1.и обменне осуществляется,Фсрмирое:ание сгдлэ ЗП АД и ЭПДАН, необхсд.:ых для здесения адресовячеек памяти и данных е узлы памяти да- ных из СЧ прс,:,ьдущсго .аскадд, ссущестеляется с испельзоеэнием групп элементовИПИ-Нс 71 и 72 аналогично формированиюсигналов ЗАП ЗАН элелетами 62 гру;пь,Упргеленле обеспечивается триггерами 51груп,ы, а которые записываются признаки. Обращение к определенному СП. Стробирование гр пп 71 и 72 осуществляется сигналами ВКЗб и ВК 37, поступающими сдешифрдторг 41 при формировании вычислитель."м блоком 7 ссотве. твующих ар,ресав.При выдаче информации в СП последующего каскада чтение признака незанятоймагистрали ос) цестеляется СП предыдущего канаг подачей сигнала ВК 43, формируемым дешифраторсм 42 при подачесоответствующего адреса с вычислитель о го блока 7. Пространственно разделен, ".есигналы В К 43 от кахдого СП обьедлня этсяэлементом И-НЕ 69, выход которого соединен с управляющим входам коммутатора 75,на инфармациочный вход ко араго по тупает признгк незанятости магистрали, С ььхода коммутатора 75 признак СВ КАНпроцессора последующего каскада считывается в СП предьдущего каскада, активный уровень сигнала СВ КАН,вырабатываемого СП, равен логическомунулю. Сигналы СВ КАН, поступающие совсех СП последующего каскада, постугдотна входь, элемента ИЛИ-НЕ 80 передающего СП. В сл ге, когда магистраль свободна,на выходе элемента ИЛИ-НЕ 80 пояегяетсясигнал логической единицы, кэторый, тгк как сигн л ВК 43 активен, проходит через коммутатор 74 и анализируется вычислительным блокам.Выдача 1,нфар;:дции на магистраль100-М 15 осуществляется вычислительным билаком 7 через ксммутатср 77 пои ЗапиСи адрессаВКЗЪ), здгиси даннох 837) и признаков (ВК 35), Поэтому указанные сигналы обьеде 1 яютсч на элементе И-НЕ 73, выходкотсрага подключен к управляюцему входу ком мутдто ра 7 7.Формула изобретения Специаллэироонный процессор, содержащий еы;слнтсльньй блок. генераторимпульс:о, блок дэ.ифр:и адреса, блэк памяти к:м;.чд, блск фор . рс ч ния адреса даННЫ И блох Г,ЕМчЕИ дд НЬХ, Прн ЕМ ЕЫ- ход Г(нр .л: и 4 пульсс 1 г.оделэон к охоДУ СИ 1;1)ОИЬПУЛ БАССЕ Е ЫЧИС ЛИТЕ)11 ГГО10 15 0 25 30 35 блока, инфорлд:;ионный вход-оьход которсгс ереэ магистраль дднх процессора гэд;лочен к информаеионому выходу блока памяти кома д, первому инфорлзеионному вх".-,у и информационному выходу блэк, памяти данных, адрес;ый е.ход вычислительного блока через мгг;"траль адреса процессора подключен к информационному входу блока дешифрдц, и адрссд и первому адресному входу блока памяти команд, е.ходы синхрониздции чтения данных и синхрдниэации записи даных вычислительного блока подключены соответственно к первому и второ, стробйрующ"м входам блока дешифрации адреса, выход синхронизации чтения комод оы ислительного блока под, очен к входу синхронизации чтения команд блока памяти команд, выходы признаков чтения и записи дгнных блока формирования адреса данных подключены соотвстст-енно к адресному сходу, входам признаков чтения и записи информации блока пдляти данных, ол и ч а ю щ и й с я те;1, что, с цельа повышения быстродействия и рдсш;рения функциональных возложностей путем реали гции .укцо;,:;,:,11,я о стзг, оычислительной се 1 и, о него оведеы блок обмена дднньс; и блок интерфейса сояэл с упраоляюее ЭВМ, пе)11 чем 1 нфсрмдциснный ехад-оьход, управляющие входы и выходы интерфейса связи с упрдоляоесй ЭВч через магистраль канала ЭВГ 11 подключены к соответствующим шинам управляющей ЭВЫ, выходы адреса ддных, признака режима функционирования памяти комад, синхронизации записи пр эндкд режима, с. кронзгции записи, чтения и выборки команд от ЭВ"Л блока интерфейсд связи с упрдвляощей ЭВГЛ подключены соответственно к второму адресному входу, информационному входу, входу режима функционироодния, входу синхронизоции записи режима функционирования, входам синхрон 1 эацизаписи, что;ия и выборки команд от ЭВ 11 блока памя) команд, вход начальной установки которого подключен к выходу начальной установки блока интерфейса связи с упрдогяющей ЭВГЛ и соединен с входами начальной установки аьеислитсльноо блока, блока пд.яти данных и блока об енз данными, выход запуска блока интерф,йса связи с управляющей ЭВМ соединен с охсдсм запуска оычислительногс блока, нфсрмдц;оный охсд-выход кс 1 орого ереэ маг,с 1 рдль даных ПРОЕСССэ ГСДКЛ 1 ОЧ,1 К 1 фСРдЕ 1 О 1111 входал бг,э:э 1;1 ер ."йсд с эи с управляюдеЭУ, блока,эрмродн 1 адреса Дн 1 ых 1 блскэ сэме 1 д,едньм 1, ыход идикации состояния внеш 444,1 х 1 агис 4 ралОЙ данных блока обмена данными черээ маги с 4 раль данных процессора подкл 4 очен к одному из разр 14 дов информацио 14 ного Входа-Выхода Вычислительного блока,выходы си 44 хронизации за;4 иси с первого по восьмой блока дешифрации адреса подключены сос ветственно к входам записи начального адреса. записи в 4 ага изменения адреса и признака режил а записи блока формирова 14 ия адреса данных, Входам записи признаков рекима обмена по внешней магистрали, разрешения выдачи признаков занятости магистрали, разрешения выдачи признаков записи адреса, разрешения выдачи признзков записи данных блока обмена данными, входу записи признака режима функционирования блока памяти данных, ;4 ь 4 ходь 4 синхронизации чтения с первого по третий блока дешифрации адреса подключены соответственно к входу признака режима чтения блока формирования адреса данных, входам чтения признака состояния Входной магистрали и признака состояния выходной магистрали блока Обмена данными, ад;есный выход и Второй информационный вход которого подключены к входной магистрали данных процессора. "ходы синхронизации внешнего адреса процессора с первого по М-й подключены соответственно к Входам с первого по М-й записи внешнего адреса б.ока памяти данных, где М - коли 4 ество чходнь 4 х источников информации, входы синхронизации внешних данных процессора с первог. по М-й подкл 4 очены соотВетстгенно к входам с первого по М-й эл 4441 с 1 В 44 ешних да)444 ых блока Г 1 амяти данных, в Одь 4 э 141 иси за 4 ятости Входной магистрали процессора с первого по М-й подключены соответственно к Входам с пер Бог) по М-Й записи эаятости Входной магистрали блока о 0 х е 4 а дан н и ми, входы опроса состояния Входной магистрали с перзого по М Й проиессооа под лючены соответственно к входам с и рзого по М-й 10 опроса состояния Входной магистрали блока обмена данными. Выход опроса состояния выходной магистрали которого подключен к выходу опроса состояния выходной магистрали процессора, К-Й Входоп роса состояния выходной маг.1 страли ивыход индикации состояния входной магистрали блока обмена данными подключены соответственно к К-му Входу состояния выходной магистрали и к выходу состояния 2" входной магистрали процессора, входыпризнака занятости Входной магистрали и признака окончания передачи входных данных блока обмена даннь 4 ми подключены соответственно к двум разрядам входной 25 магистрали данных процессора, информационныЙ ВыхОД, К-Й ВьхОД записи Занятости, выходной магистрали, К-й выход записи внсшнего адреса 41 К-., Выход зэп.- си Внешних данных блока обмена данны ми подклю 4 ены соответственно к выходноймагистрали данных, К-му выходу записи эанЯтости выхОДНОЙ мэгистоали КвыхоДОМ синхронизации внешнего адреса и внешних данных процессора, К = 1, Р, где Р - 35 количество выходных приемников информации,дОА плия ти кдидн