Устройство для сортировки -ичных чисел (его варианты)

(504 С 06 Р 3/О МИТЕТ СССРИЙ И ОТНРЫТИЙ ОСУДАРСТВЕННЫИ О ДЕЛАМ ИЗОБРЕ ПИСАНИЕ ИЗОБРЕТЕНИЯ ЕЛЬСТ Н АВТОРСКОМУ С емиро 76.СР982.Я-ИЧс л(56) Авторское свидетельство9 637810, кл. С 06 Р 7/08, 1Авторское свидетельство СУ 1103712, кл, С 06 Р 7/08,(54) УСТРОЙСТВО ДЛЯ СОРТИРОВКИНЫХ ЧИСЕЛ (ЕГО ВАРИАНТЫ)(57) Изобретение относится к областивычислительной техники. Цель изобретения - повышение быстродействияи расширение области применения засчет обеспечения воэможности сортировки чисел, начиная с заданного. Указанный положительный эффект в устройстве по первому и второму вариантам достигается, в частности, введением блоков памяти констант, обеспечивающих ускорение поиска следующего по величине числа на интервале числовой шкалы в 8 единиц. Устройство по второму варианту, кроме того, имеет более высокое быстродействие по сравнению с устройством по первому варианту за счет сокращения времениортировки на И тактов, где М - чис -о сортируемых чисел, обеспечиваемого стиранием прежней информации параллельно с ее выводом. Поэтому его применение наиболее эффективно в случае часто изменяемого массива сортируемых чисел. 2 с.п. ф.п., 4 з.п. ф.п., 7 ил.Составитель Е. ИвановаТехред В.Кадар Корректор М.Максимишин едактор И Николайчук каз 5665/46 писно ч(5 кая Производственно-полиграФическое предприятие го ул. Проектна Тираж 6 ВНИИПИ Государственног по делам изобретений 13035, Москва, Ж, РауИзобретение относится к вычислительной технике и может быть использовано при сортировке 2-разрядных 8-ичных чисел.Цель изобретения - повышение быстродействия и расширение области применения за счет обеспечения сортировки чисел, начиная с заданного.На фиг. 1 и 2 представленыфункциональные схемы устройства по первому и второму вариантам; на фиг, 3 и 4 функциональные схемы ь-го кь=Т, 1-1) и 7.-го блоков памяти чисел устройства соответственно по первому и второму вариантам; на Фиг. 5 а - Функциональная схема блока памяти констант, на фиг. 5 5,ь - примеры выполнения -го и 7-го регистров ввода-вывода; на фиг. 5 г - пример выполнения ключа; на фиг. 6 и 7 соответственно алгоритм вычисления данных для заполнения блоков памяти констант и пример такого заполнения (где х(у) - текущий номер бита; Аст (Амл) - старшие ,Я (младшие е) разряды адреса; Кх - 1признак вывода опорного числа; Вх признак наличия числа, больше выводимого; Пх - код большего числа; А(Д) - код адреса и соответствующих ему данных; ВТУ - значение бита с номером у; П - информационные выходы).Устройство по первому варианту содержит 7 блоков 1 памяти чисел, блоков 2 памяти констант, (1-1) регистров 3, 7 регистров 4 ввода-вывода, 2 групп 5 ключей, (4 Х) элементов ИЛИ б, 2 (7-1) элементов И 7, (32-2) элементов 8 задержки, инфор.мационные входы-выходы 9, вход 10 разрешения записи опорного числа, вход 11 разрешения вывода, вход 12 разрешения чтения, тактовый вход 13, вход 14 разрешения записи данных, вход 15 режима "Чтение-запись", вход 16 данных, вход 17 запроса числа, тактовый выход 18, выход 19 конца работы и выход 20 признака вывода опорного числа.Устройство по второму варианту содержит 1 блоков 21 памяти чисел, блоков 22 памяти констант, (У) регистров 23, 2 регистров 24 ввода-вывода, 2 групп 25 ключей, (4 Х) элементов ИЛИ 26, (32-2) элементов И 27,(37-2) элементов 28 задержки, информационные входы-выходы 29, вход 30 разрешения записи опорного числа, вход 31 разрешения вывода, вход 32 1265758разрешения чтения, тактовый вход 33,вход 34 разрешения записи данных,вход 35 режима "Чтение-запись", вход36 данных, вход 37 запроса числа,5 тактовый выход 38, выход 39 концаработы и выход 40 признака выводаопорного числа.Блок памяти чисел -й по первому варианту (фиг. За) содержит Б1 О модулей 41 памяти, дешифратор 42 иэлементы ИЛИ 43.Блок памяти чисел 7-й по первомуварианту (Фиг. 3 о ) содержит Б триггеров 44 и дешифратор 45.15 Блок памяти чисел д-й по второмуварианту (фиг. 4 а ) содержит 8 модулей 46 памяти, дешифратор 47, элементы ИЛИ 48 и элемент И 49.Блок памяти чисел Х-й по второму20 варианту (фиг. 4 о ) содержит Я триггеров 50, дешифратор 51 и элементыИЛИ 52.Блок памяти констант (фиг. 5 а )содержит модуль 53 памяти и группу 5425 ключей.Регистр ввода-вывода (Фиг. 5 З,б)содержит регистр 55 и группу 56 ключей,Ключ (Фиг, 5 г ) содержит транзис 30 торы 57 и резисторы 58,Устройство по первому вариантуработает следующим образом.В режиме подготовки устройствапроизводится стирание данных во всехблоках 1 памяти чисел. Для этого навходах 12, 10, 13, 15 и 16 устройстваустанавливают уровень логического"О", что обеспечивает соответственнозапрет чтения блоков 1, отключение40 выходов регистров 4 от адресных входов бита блоков 1, запрет ввода опорного числа, установку режима записии логического уровня данных, равногонулю, на входах блоков 1. Далее, ус 45 танавливая на информационных входахвыходах 9 устройства последовательнокоды от 0 до (8 -1) и сопровождая ихестробирующим сигналом, подаваемым навход 14 разрешения записи устройства,производят стирание (обнуление) данных во всех блоках 1 памяти чиселустройства. При этом информация свходов-выходов 9 устройства поступает на адресные входы слова и адресные.55входы бита блоков 1 памяти чисел.Значение адреса бита дешифрируетсядешифратором 42 /45), что при наличийсигнала разрешения записи на входахпозволяет через соответствующий элемент ИЛИ 43 непосредственно для блока 1) произвести обращение, а следова".ельно, в данном случае и запись логического 0 в соответствующий модуль 41 памяти или триггер 44.По окончании данного режима устройства может быть переведено в режим ввода в него массива сортируемых чисел, 10В этом режиме, как и в предыдущем, на входах 12, 10, 13 и,15 устройства остается уровень логического 10", ана выходе 16 данных устройства устанавливается уровень логической "1".15Далее, устанавливая на информационных входах-выходах 9 устройства коды сортируемых чисел и подавая сигнал разрешения записи на вход 14 устройства, производят запись в блоки 1 Ю памяти чисел . Таким образом, каждое из введенных в устройство чисел отмечается установкой бита в состояние логической "1", адрес которого равен коду этого числа. 5Рассмотрим пример работы устройства для сортировки трехразрядных восьмеричных чисел, т.е. 7=3, 8=8, ш=З.Допустим, что в устройство введены последовательно следующие числа: 1 О 145, 413, 237 и 235. Тогда в следующих блоках 1 памяти чисел по следующим адресам устанавливается состояние логической "1": в блоке 14 по адресам 1,2 и 4; в блоке 1 по ададресам 14,23 и 41; в блоке 1, по адресам 145, 235, 237 и 413.По окончании ввода в устройство сортируемых чисел оно может быть переведено в режим ввода опорного числа, относительно которого в следующем режиме, осуществляется выдача чисел в упорядоченной последовательности.Код опорного числа, например 235, 45 устанавливается на входах-выходах 9 устройства, так, что на адресных входах слова блоков 1 и 1, памяти нисел устанавливаются адреса 2 и 23 соответственно. При этом на входах 9-14, 16 и 15 устройства установлены соответственно уровни логических "0" и "1". Затем на вход 12 устройства подается сигнал, разрешающий чтениеинформации из блоков 1 и 1, . Сигнал чтения поступает на входы 12 блоков 1 и 1 и далее через элементыИЛИ 43 осуществляется обращение по всем модулям 41 памяти, после чего на их выходах образуются данные, соответствующие указанным адресам, а именно; на выходе блока 1 код 000 10000, на выходе регистра З код 00000 101. Кроме того, сигнал разрешения чтения с входа 12 устройства поступает через элементы ИЛИ 6 и элементы 8 задержки на тактовые входы регистров 3 и входы установки в "0" регистров 4, тем самым обеспечивая запись информаЦии с ВыхОДОВ блокоВ 1 и 14 В со ответствующие регистры 3.Затем уровнем логической "1" по входу 9 устройства открываются ключи 5, что обеспечивает установку на информационных входах регистров 4 кодов соответствующих разрядов опорного числа 235, Затем на входе 13 устройства формируется сигнал разрешения ввода кода опорного числа, который поступает через элементы ИЛИ 6 на тактовые входы регистров 4 и производит запись в них указанной информации: в регистр 4кода 2, в регистр 4 кода 3, в регистр 4, ко. да 5.По окончании ввода опорного числа устройство может быть переведено в режим выдачи введенных в него числе в упорядоченной последовательности, начиная с опорного числа.Для этого внешний источник данных (кодов адресов и кодов чисел в предыдущих режимах) отключается от входов-выходов 9 устройства. Ключи 5 переводом входа 9 устройства в состояние логического 0 закрываются, а выходы блоков 2 памяти констант и регистров 4 выводятся из третьего состояния переводом входа 10 устройства в состояние логической "1", на выходах модулей памяти и вьжодах регистров 34 появляется значимая информация. Входы 13 и 14 устройства установлены в состояние логического "О", а вход 15 - в состояние логической "1".Блок 2 памяти констант состоит из последовательно соединенных модуля 53 памяти и группы 54 ключей.В модуле 53 памяти закодированы результаты анализа адресов и значений битов Я-разрядного слова, поступающего на адресный вход олока 2. На другой адресный вход поступает шразрядный код (в=3) адреса бита в этом слове. Сущность анализа состоит65758б 5 12 в том, что для каждого возможного значения ш-разрядного кода определяется соответствующее ему значение бита в Б-разрядном слое и, если оно равно нулю (единице), значение признака К вывода опорного числа равно нулю (единице).Далее анализируются биты, адреса которых больше заданного тп-разрядного кода. После нахождения первого бита, установленного в состояние логической " 1", его адрес фиксируется в поле данных (И), а значение признака В наличия числа, большего выводимого, становится равным единице. Если нет ни одного бита, установленного в состояние логической "1", адрес которого больше заданного тп-разрядного кода, то значение признака В становится равным нулю, а значение М становится несущественным. Пример анализа (Б - 8, в=3) байта 01100101 показан на фиг. 7. Полный алгоритм вычисления данных для заполнения модуля 53 памяти показан на Фиг. 6. Таким образом, каждый модуль 53 памяти должен вмещать 2 ш+1 (та+2)-разрядных слов для блоков 2 ламяти константУстройство в режиме выдачи из него чисел в упорядоченной последовательности для указанного примера работает следующим образом.После занесения в регистры 4 кода 235 опорного числа этот же код присутствует на входах-выходах 19 устройства, т.е. на адресных входах блоков 1и 1, установлены соответственно адреса слова 2 и 23. Адреса бита, поступающие на входы блоков 1, 1 п, 1 на них никакого влияния не оказывают, так как на их входах разрешения записи установлен уровень логического ."0"Далее ключи 5 закрываются нулевым логическим уровнем на входе 9 устройства, а выходы модулей 53 памяти и регистров 34 логически соединяются с выходами блоков 2 памяти констант и выходами регистров 4 за счет того, что соответствующие ключи 54 и 56 открываются единичным логическим уровнем на входе 10 устройства, на входах 13, 14 и 16 которого установлены уровни логического "0". На входе 15 устройства установлен уровень логической " 1", разрешающий режим чтения из блоков 1 памяТи чисел.Для рассматриваемого примера к данному моменту на адресных входах блоков 2 памяти констант, входящихв состав блоков 1, 1 и 1 соответственно установлены следующие коды:01101000 и 010; 00010000 и 011;00000101 и 101, а следовательно, всоответствии с алгоритмом работыблока 1 памяти констант на их выходах(И, К, В) присутствуют следующие коды: 100, 1, 1; Н, 1,0 и 1 11, 1, 1, где 1 О Н - незначащий код.При выводе чисел из устройствав упорядоченной последовательностиот меньшего к большему, начиная сопорного, первым анализируется выход20 признака вывода опорного числа.Если этот выход установлен в состояние логической "1", то, последовательно, на входах-выходах 9 устройства находится код числа, равногоопорному, т.е. код 235. После приемакода этого числа приемник данных (источник и приемник данных (не показаны)анализирует значение логическогоуровня на выходе 19, наличие кодабольшего числа устройства. Если нанем присутствует уровень логической"1", то в устройстве еще имеются невыведенные из него числа. Для рассматриваемого примера этот уровеньявляется единичным, так как выходыВ блоков 2 логически объединены эле ментами ИЛИ 6.Каждое следующее число выводитсяиз устройства по сигналу, подаваемому на вход 17 запроса числа устройства.Прохождение этого сигнала блокируется единичным уровнем на инверсномвходе элемента И 7 (2=3). Далее этот 10сигнал поступает через элемент ИЛИ бп,элемент И 7, и элемент ИЛИ 6 з на тактовый вход регистра 4, и производит внего запись кода 111 (7), т.е. навходах-выходах 19 устройства появляется код следующего числа 237, Черезвремя, достаточное для установленияинформации, на выходе регистра 4, аследовательно, и на тактовом выходе18 устройства появляется единичныйсигнал,.сообщающий приемнику данных 50о наличии на входах-выходах 9 устройства кода следующего по величине изсортируемых чисел. Так как на выходе19 устройства остается уровень логической " 1", приемник данных сноваФормирует сигнал на входе 17 запросачисла устройства, который блокируетсяэлементом И 7 А (так как выход В блока 2 памяти констант установлен уже1 О в состояние логического 0"), но пропускается элементом И 7 . Далее его прохождение блокируется через элемент И 7 по той же причине, что и для элемента И 7 но разрешается через элемент И 7, с выхода которого он поступает через элемент ИЛИ 6 на тактовый вход регистра 4, разрешая запись в него кода следующего числа в данном разряде, а именно кода100 (4) . После того, как этот код установится на выходе регистра 4, а следовательно, и на адресных входах блоков 1 и 1 на выходе элемента 8 задержки появляется сигнал, который 5 поступает на элемент ИЛИ 6, с выхода которого он поступает на вход разрешения чтения блока 1 г памяти чисел и вход элемента 8 г задержки, После 1того, как на выходах блока 1 уста новятся действительные данные (в данном случае код 01000000), на выходе элемента 8 г задержки появляется сигнал, производящий запись этих данных в регистр 3 и обнуление регйстра 25г4 г. При этом на выходах И, К, В блока памяти констант устанавливаются следующие коды: 010, О, 1. Далее сигнал запроса числа с выхода элемента 8 задержки поступает через элемент 30 ИЛИ 6 элемент И 7 и элемент ИЛИ б на тактовый вход регистра 4 г, производя запись в него кода 010 (2).После установки этого кода на выходе регистра 4 а следовательно,и на адресных входах блока 1 сигнал запро" са числа появляется на выходе элемента 8 задержки, с которого он поступает на вход блока 1 памяти чисел и вход элемента 8 г задержки и одновременно 40 осуществляет чтение слова по адресу 41, которое дапее записывается в регистр 31, и, кроме того, обнуляет регистр 4,. Таким образом, на адресных входах А, и Ацблока 2,памятия 45стконстант установлены коды: 000 и 00010000. Следовательно, на его выходах И, К, В появляются соответственно коды 011,0,1. Далее аналогично тому, как это описано для блока 1 г (И), с выходов блока 2, памяти констант код переписывается в регистр 4,.Таким образом, на входах-выходах 9 устройства появляется код числа 413, а на выходах 18 и 19 устройства появляются уровни логических " 1" и "0", подтверждающие наличие на входах-выходах 19 действительных данньж и то, что это число является последним.Устройство для сортировки чисеп по второму варианту работает аналогично устройству по первому варианту. Отличие состоит лишь в том, что в этом устройстве для повышения быстродействия в режиме стирания информации в блоках 1 памяти чисел введены элементы И 27, через которые (в случае, если сигнал на выходе В равен уровню логического "0", т.е. анализ слова завершен) сигнал запроса числа с выхода элемента 28 задержки поступает на вход (на входе 36 данных устройства в этом режиме установлен уровень логического С") блоков 21 памяти чисел, прохоДит че рез элементы ИЛИ 48 и осуществляет обращение (запись) в модули 46 памяти (триггеры 50). При этом сигнал обращения устанавливает на выходе элемента И 49 блока 21 уровень логического "О", что задает на модулях 46 памяти режим записи. В результате стираются данные по текущему адресу в блоке 21. Технико-экономическая эффективность изобретения по сравнению с известным устройством состоит в расширении класса решаемых задач за счет обеспечения возможности вывода чисел в упорядоченной последовательности, начиная с заданного, а также в том, что повышается быстродействие устройства.Время вывода И чисел в упорядоченной последовательности из известного устройства пропорционально величине Т И(1+1), где Т - время задержки распространения информации через один блок для сортировки чисел.Ввиду сложности получения времени вывода Б чисел в упорядоченной последовательности из предлагаемого .устройства для произвольного коэффициента их заполнения числовой шкалы отг0 до (Б -1) проведем сравнениедля двух крайних случаев.В первом случае коэффициент заполнения числовой шкалы настолько мал, что информация должна проходить через все блоки 2 и 1, т.евремя вывода пропорционально величине Т И 3.Во втором случае коэффициент заполнения числовой шкалы равен единице. Тогда время вывода пропорциональ- нохЕ 8 (У-К+1); кТак какдля известного и пред лагаемого устройств примерно равно, коэффициент повышения быстродействия Кнаходится в следующих пределах; 3+1 к . Б И+1) 0 8 к У К+1 ф к: Для рассмотренного при описании работы устройства примера Д=З, 8=8)10 15 К З,1.Для устройства по второму варианту по сравнению с устройством по первому варианту время стирания информации сокращается на И тактов обращения к блокам памяти чисел, так как это стирание происходит параллельно с выводом информации из устройства, Применение устройства по второму варианту наиболее эффективно в случае, если после каждого вывода информации из устройства в упорядоченной последовательности в него вводится следующий массив чисел, подлежащий сортировке.30 Формула изобретения 1.устройство для сортировки Я-ичных чисел, где Б - основание системысчисления, содержащее Х блоков памя ти чисел, где 2 - разность сортируемых чисел, (х,-1) регистров, 2 х элементов задержки и элемент ИЛИ, выход которого является выходом конца работы устройства, вход разрешения 40записи данных устройства соединен1с входами разрешения записи всехблоков памяти чисел, выходы -го блока памяти, где =1,2Х"1, соеди"нены с информационными входами -го 45регистра, первый вход управления выборкой -го блока памяти чисел соединен с входом разрешения чтения устройства, выход х-го элемента задержки соединен с тактовым входом 1-го 50 регистра, о т л и ч а ю щ е е с ятем, что, с целью повышения быстродействия и расширения области применения за счет обеспечения сортиров"ки чисел, начиная с заданного, в него введены У блоков памяти констант, М регистров ввода-вывода, 1 групп по ш ключей, (щ = 1 ор 83), (У) элементов задержки, 3 (1-.1) элементов ИЛИ и 2 (У) элементов И, причем вход данных устройства соединен с входами данных всех блоков памяти чисел, выходы 1-го регистра соединены с соответствующими адресными входами первой группы 1-го блока памяти констант, выходы 1-го блока памяти чисел соединены с соответствующими адресными входами первой группы 7-го блока памяти констант, информационные входы-выходы К-й в-разрядной группы устройства (К=1,21) соединены с соответствующими адресными входами бита К-го блока памяти чисел, с соответствующими адресными входами второй группы К-го блока памяти, с соответствующими информационными входами ключей К-й группы и выходами к-го регистра ввода- вывода, входы которого соединены с соответствующими выходами 1 -го блока памяти констант и выходами соответствующих ключей К-й группы, информационные входы-выходы ш-разрядной 1-й группы устройства, где =1 с+1, 1 с+21, соединены с соответствующими адресными входами слова (1-1 с)-й группы К-го блока памяти, вход режима "Чтение-запись" устройства соединен с входом режима "Чтение-запись" -го блока памяти чисел, второй вход управления выборкой которого соединен с входом -го элемента задержки и выходом (+22-1)-го элемента ИЛИ, первый и второй входы которого соединены с входом разрешения чтения устройства и выходом +3- го элемента задержки соответственно, тактовый вход устройства соединен с первым входом Ос+У)-го элемента ИЛИ, выход которого соединен с тактовым входом К-го регистра ввода-вывода, вход установки в состояние вывода которого и вход разрешения выборки 1 -го блока памяти констант соединены с входом разрешения вывода устройства, вход разрешения записи заданного числа устройства соединен с управляющими входами ключей 1 -йгруппы, выход -го элемента задержки соединен с входом установки в "0" -го регистра ввода-вывода и через (+22-1)-й элемент задержки соединен с первым входом (1+32-2)-го элемента ИЛИ, выход которого соединен с первым входом -го элемента И, вход запроса числа устройства соединен с вторым входом (31-1)-го элемента ИЛИ758 12ние-запись данных" и адресные входы слова 1-й группы которого соединены с соответствующими входами режима "Чтение-запись данных" и адресными входами слова каждого модуля памяти, выходы которых являются выходами 1-го блока памяти чисел.ч. Устройство для сортировки Б-ичных чисел, где Б - основание системы счисления, содержащее Х блоков памяти чисел, где 1 - разрядность сортируемых чисел, (У - 1) регистров, 2 У элементов задержки и элемент ИЛИ, выход которого является выходом конца работы устройства, вход разрешения записи данных устройства соединен ,с входами разрешения записи всех блоков памяти чисел, выходы 1-го блока памяти чисел, где х=1,2, ,Х, соединены соответственно с информационными входами -го регистра, первый вход управления выборкой -го блока памяти чисел соединен с входом разрешения записи устройства, выход -го элемента задержки соединен с тактовым входом .-го регистра, о т л и ч а ищ е е с я тем, что, с целью повышения быстродействия и расширения области применения за счет обеспечения сортировки чисел, начиная с заданного, в него введены 2 блоков памяти констант, 2 групп по ш ключей, где ш = Хор Б, 1 регистров ввода-вывода, (2-2) элементов задержки, 3(Х) элементов ИЛИ и (32-2) элементов И, причем вход данных устройства соединен с входами данных всех блоков памяти чисел, выходы -го регистра соединены соответственно с адресными входами первой группы -го блока пас мяти констант, выходы Х-го блока памяти чисел соединены соответственно с адресными входами первой группы У-го блока памяти констант, информационные входы-выходы К-й ш-разрядной группы устройства, где К=1,23, соединены соответственно с адресными входами бита К-го блока памятичисел, с адресными входами второй группы К-го блока памяти констант, с информационными входами ключей К-й группы и с выходами К-го регистра ввода-вывода, входы которого соединены соответственно с ш выходами К-го блока памяти констант и выходами ключей К-й группы, информационные входы-выводы ш-разрядной 3-й группы устройства, где 1=1+1, 1+2Х, соединены соот 50 11 1265 й первым входом У-го элемента И, выход каждого (1+1-1)-го элемента И, кроме 2 (1-1)-го, соединен с первым входом (1+2)-го элемента И и с вторым входом (1-32-2)-го элемента ИЛИ, выход 2(7-1)-го элемента И соединен с вторым входом (2 У)-го элемента ИЛИ и с входом (27-1)-го элемента задержки, выход признака наличия большего числа 1-го блока памяти констант 1 О соединен с инверсным входом .+(У)- го элемента И, с первым входом 1-го элемента ИЛИ и с вторым входом -го элемента И, выход которого соединен с вторым входом 11+(1-1)1-го элемен та ИЛИ и входомд-(2 в Ц -го элемента задержки, выход признака наличия большего числа У-го блока памяти констант соединен с вторым входом (7-1)- го элемента ИЛИ, второй вход кжадого 20 О-го элемента ИЛИ, где О=17-2, соединен с выходом (Ч+1)-го элемента ИЛИ, выход 7-го элемента задержки является тактовым выходом устройства, выход признака вывода опорного числа 25 первого блока памяти констант является одноименным выходом устройства.2, Устройство по п. 1, о т л и - ч а ю щ е е с я тем, что 1-ной блок памяти чисел содержит Я триггеров и З 0 дешифратор, .информационный и управляющий входы которого являются соответственно адресными входами бита и входом разрешения записи 7-го блока памяти чисел, вход данных и выходы 2-го блока памяти чисел соединены соответственно с информационными входами и выходами триггеров, синхровходы которых соединены с соответствующими выходами дешифратора. 40.3. Устройство по п. 1, о т л ич а ю щ е е с я тем, что х-й блок памяти чисел содержит дешифратор, Я элементов ИЛИ, Б модулей 1 амяти, каждый из которых содержит 8однобитовых ячеек памяти, вход управления выборкой каждого модуля памяти соединен с выходом соответствующего элемента ИЛИ, первый и второй входы которого соединены соответственно с первым и вторым входами управления 1 аыборкой .-го блока памяти чисел, а третий вход - с соответствующим выходом дешифратора, информационные и упРаВляющие Входы котОРОГО яВляются соответственно адресными входами бита и входом разрешения записи 1-го блока памяти чисел, входы режима "Чте 13 12657 ветственно с адресными входами слова (3 -1)-й группы К-го блока памяти чисел, вход режима "Чтение-запись" устройства соединен с входом режимаЧтение-запись" -го блока памяти5 чисел, второй вход управления выборкой которого соединен с входом -го элемента задержки и выходом д + + (2 Р) -го элемента ИЛИ, первый вход которого соединен с входом раз 1 О решения чтения устройства, а второй вход соединен с выходом (+1)-го элемента задержки и первым входом +(22-1) -го элемента И, выход которого соединен с входом разрешения стирания (х+1)-го блока памяти чисел, тактовый вход устройства соединен с первым входом 1+(7-1)-го элемента ИЛИ, выход которого соединен с тактовым входом К-го регистра ввода-выво 20 да, вход установки в состояние вывода которого и тактовый вход соответствующего К-го блока памяти констант Соединены с входом разрешения вывода устройства, вход разрешения записи заданного числа устройства соединен с управляющими входами ключей К-й группы, выход -го элемента задержки соединен с входом установки в "О" -го регистра ввода-вывода и через .-(2-1) -й эле)чент задержки соединен30 с первым входом 1.+(37-2)-го элемента ИЛИ, выход которого соединен с первымвходом -го элемента И, вход запроса числа устройства соединен с вторым входом (ЗР)-го элемента ИЛИ и первым входом Р-го элемента И, выход каждого +(1-1)1 -го элемента И, кроме 2 (Р), соединен с первым входом (+2)-го элемента И и с вторым входом +(ЗР) -го элемента ИЛИ, выход 2(Р)-го элемента И соединен с вторым входом (2 Р)-го элемента ИЛИ и входом (2 Р)-го элемента задержки, выход признака большего числа -блока памяти констант сое 45 динен с инверсными входами +(-1)1 " го и 1+2(Р)1 -го элементов И, с первым входом х-го элемента ИЛИ и с вторым входом -го элемента И, выход которого соединен с вторым входом +(Р)1-го элемента ИЛИ и с входом +(7-1)1 -го элемента задержки, выход признака наличия большего числа Р-го блока памяти констант соединен с инверсным входом (ЗХ)-го элемента И, с вторым входом Я)-го элемента ИЛИ, второй вход каждого -го элемента ИЛИ с первого по 58 4(Р 2) - й сосние с ьхохол ( 3+ 1) - О элемента ИЛИ, выход У-го элемента задержки является тактовым выходом устройства, выход признака вывода опорного числа первого блока памяти констант является одноименным выходом устройства.5, Устройство по п. 4, о т л ич а ю щ е е с я тем, что Х-й памяти чисел содержит Р триггеров, Б элементов И и дешифратор, информационные и управляющий входы которого являются г ответственно адресными входами бита Й входом разрешения записи 7-го блока памяти чисел, вход данных и выходы М-го блока памяти чисел соединены соответственно с информационными входами и выходами триггеров, синхровходы которых соединены с выходами соответствующих элементов ИЛИ, первый вход каждого элемента ИЛИ соединен с соответствующим выходом дешифратора, а второй вход соединен с входом разрешения стирания Р-го блока памятичисел.6. Устройство по и. 4, о т л ич а ю щ е е с я тем, что д-й блок памяти чисел содержит дешифратор, Б элементов ИЛИ, элемент И и Б модулей памяти, каждый из которых сое-держит Б однобиФовых ячеек памяти, вход управления выборкой каждого модуля памяти соединен с выходом соответствующего элемента ИЛИ, первый и второй входы которого соединены соответственно с первым и вторым входами управления выборкой х-го блока памяти чисел, а третий вход соединен с соответствующим выходом дешифратора, информационные и управляющий входы которого являются соответственно адресными и входом разрешения записи -го бдзка памяти чисел, вход данбых и адресные входы слова -го блока памяти чисел соединены соответственно с входом данных и адресными входами слова соответствующего модуля памяти, вход режима "Чтение-запись" каждого модуля памяти соединен с выходом элемента И, инверсный вход которого соединен с четвертыми входами элементов ИЛИ и является входом раЪ- решения стирания -го блока памяти чисел, вход режима Чтение-записв" -го блока памяти чисел соединен с прямым входом элемента И, выходы модулей памяти являются выходами -го блока памяти чисел.