Отказоустойчивая вычислительная система

ае аг) СОНИ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК ОПИСАНИЕ ИЗОБРЕТЕНИЯ "; ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(54)(57) 1, ОткА 30 устОЙчиВйя ВьзфгисЛИТЕЛЬНАЯ СИСТЕМА, содержащая системный блок памяти, 8 первых процессоров, к информационным и управлео."щнм входам и выходам каждого из которым подключены соответствующие выходы н входы одного из Й первых Моков памяти, о т л и ч а ю щ а я с я. тем, что, с целью повышения надежности н производительности, она содержит блок связи н три блока управления, каждый из которых содержит второй процессор, второй блок памятимультиплексор, четыре мажоритарнымэлемента и узел микропрограюеогоуправления, информационные входы-вымоды первых блоков памяти подклвиены через трн информационные магистрали к соответствующим входам - вьиодам системного блока памяти и блокасвязи, три выхода обращения которогоподключены к трем входам обращениякаждого из первых блоков памяти, укоторых выходы подключены соответст",.венно к первой группе входов готовности блока связи, выходы запросовпег 5 вым процессоров подключены соответственно к входам запросов блокасвязи, вторая группа входов готовно.сти которого подключена соответствен.но к выходам системного блока памяти,/каждый из трех входов обращенияблока связи подключен к выходу обра"щения соответствующего узла микро 3(аг) Н О 5 к 1 О Оо а Об Г 15 1 б програюеого управления, адресный вход каждого из которых соединен с адресным выходом второго процессора данного блока управления и подключен к адресным входам системного блока памяти и первым блоков памяти, у которых входы переключений соединены соответственно с выходами переключенМй вторых цроцессоров, у которых выходы обращения подключены к входам обращения системного блока памяти, выходы прерываний - к входам прерыва. ний первых процессоров, контрольные выходы которых и контрольные выходыпервых блоков памяти подключены соответственно и контрольным входам узлов микропрограммного управления, выходытребований н. останова блока связи подключены к входам требованый и остаиова вторых процессоров, синмроннзирующий выход каждого из которых подключен к соответствующему сннмроФ низирующему входу блока связи,йричем. щ,ф 1 в каждом блоке управления первый уп равляещий выход второго процессора вщключен к управляющему входу вто го блока памяти, выход прерывания узла микропрограмм ого управления подключен к первому входу мажоритар иозо элемента, подключенного выход к первому входу второго процессора к второму входу которого подключен выход второго мажоритарного элемент поджюченного первым входом к выход мультиплексора, первый вход которого подклкиен к выходу второго блока па мнтк, второй и третий входы которог подключены соответственно к информа цнонному выходу и выходу запросов блока связи, четвертый вход - к конт" рольному выходу узла микропрограммного управления, первый н второй управляющие входы которого и первый и второй управляющие входы мультип-. лексора подключены соответственно .к второй группе управляющих выходов.1077070 второго процессора, третья группауправляющих выходов которого подключена к управляющим входам блока связи, адресный выход второго процессора подключен к первому входу третьего мажоритарного элемента, выход которого подключен к адресному входувторого блока памяти, соединенногоинформационным входом с информацион.ныья входами узла микропрограммногоуправления, блока связи и выходомчетвертого мажоритарного элемента,первый вход которого подключен кинформационному выходу второго процессора, синхронизирующим выходомподключенного к синхронизирующемувходу узла микропрограммного управле-.ния, вторые и третьи входы мажоритарных элементов соединены соответственно с первыми входами одноименных мажоритарных элементов соседнего блокауправления,2. Система по п. 1, о т л и ч а ющ а я с я тем, что узел микропрограммного управления содержит блок оперативной памяти, элемент ИЛИ-НЕ, элемент НЕ, два счетчйка, регистр неисправности, регистр сдвига, элемент ИЛИ, элемент И-НЯ, три элемента И и блоК долговременной памяти, причем первый вход первого элемента И, управляющие входы блоков оперативной н долговременной памяти и стробирующий вход регистра сдвига нодк. Лючены соответственно к первым управля- . ющим входам узла, входы обнуления счет. Изобретение относится к вычислительной технике н может быть испопьВовано при построении цифровых выфФислительных систем повышенной проВзводительиости и надежности. 5Известна система обработки информации, содержащая процессор, соединенный с запоминающими устройствами Й периферийным процессором, В этой ЮИстеме задачу передачи данных и их Мастичной обработки по командам от Вентрального процессора выполняет Париферийный процессор Я .Недостатком данной системы являЕтся узкая специ из ц я периферий йфго и центрального процессоров, что йраиичивает повышение производительности при изменении состава задач.жроме того, отказ любого из блоков п 9 иводит к отказу систеьы в целом, ЧФо снижает ее надежность. 20Известна вычислительная система, 6 держащая блоки оперативной памяти Фчиков, регистра неисправности и регистра сдвига подключены к вторым управляю- щим входам узла микропрограммного управления, выход обращения которого является выходом первого элемента И, второй вход которого соединен с выходом блока долговременной памяти, адресный вход которого соединен с выходом блока оперативной памяти и выходами первого и второго счетчиков, стробирующие входы которых соединены соответственно с выходаьы второго и,третьего элементов И, первые входы которых соединены со стробнрующим входом регистра сдвига, второй вход третьего элемента И соединен с выходом элемента НЕ, вход которого соединен с вторым входом второго элемента И и выходом регистра сдвига, информационный вход которого соединен соответственно с выходом регистра неисправности и входом элемента ИЛИ, выход которого является вы ходом прерывания узла, контрольные входы которого соединены с входами элемента ИЛИ-НЕ, выход которого и инверсный выход регистра неисправности соединены с соответствующими входами элемента И-НЕ, выход которогс соединен с информационным входом регистра .неисправности и является коитрольным выходом узла, синхронизирующий вход которого соединен со стробирующим входом регистра неисправности, а адресный и информационный входы - с соответствующиьм входами блока оперативной памяти,и внешней памяти, коммутатор ипроцессоров, каждый из которых имеет свои блоки памяти, Обмен информацией между процессорами и общим блоком памяти, в известной системе осуществляется через коммутатор 2Однако известная система характеризуется недостаточной надежностью, так как отказ коьеиутатора приводит к отказу система, Кроме того, связь процессоров с блокаьм оперативной и внешней памяти через коммутатор с организацией режима ожидания очередного обслуживания снижает производи. тельность систеьи.Цель изобретения - повышение надежности и производительности вычислительной система.Поставленная цель достигается тем, что в вычислительную систему, содержащую системный блок памяти М первых процессоров, к информационным и управляющим входам и выходамлени я, информационные входы-выходы первых блоков памяти подключены через три информационные магистрали к соответствующим входам-выходам системного блока памяти и блока связи, три выхода обращения которого подключены к трем входам обращения каждоблока, связи, выходы запросов первыхпроцессоров подключены соответствейно к входам запросов блока связи,вторая группа входов готовности которого подключена соответственно квыходам системного блока памяти,каждый из трех входов обращения бло"ка связи подключен к выходу обращения соответствующего узла микропрограммного управления, адресный входкаждого из которых соединен с адресго блока управления и подключен к адресным входам системного блока30 памяти и первых блоков памяти, у которых входы переключений соединены соответственно с выходами переключе" ннй вторых процессоров, у которых выходы обращения подключены к входам З 5 обращения системного блока памяти, выходы прерываний - к входам нреры" ваний первых процессоров, контрольные выходы которых и контрольные выходы первых блоков памяти подключе ны соответственно к контрольным входам узлов микропрограммного управления, выходы требований и останова блока связи подключены к входам требований и останова вторых процессо ров, синхронизирующий выход каждого из которых подключен к соответствующему синхронизирующему входу блока связи, причем в каждом блоке управления первый управляющий выход второго процессора подключен к управляющему входу второго блока памяти, выход прерывания узла ьыкропрограм" много управления подключен к первому входу мажоритарного элемента, подключенного выходом к первому входу второго процессора, к второму входу которого подключен выход второго мажоритарного элемента, подключенного первым входом к выходу мультиплексора, первый. вход которогоподключен к выходу второго блока памяти, второй и третий входы которогоподключены соответственно к информационнбму выходу и выходу запросов каждого из которых подключены соот- рольному выходу узла микропрограммветствующие выходы и входы одного ного управления, первый и второй из М первых блоков памяти, введены управляющие входы которого и первый блок связи и три блока управления, и второй управляющие входы мультип-каждый из которых содержит второй лексора подключены соответственно процессор, второй блок памяти, муль к второй группе управляющих выходов типлексор, четыре мажоритарных эле- второго процессора, третья группа мента и узел микропрограммного управ- управляющихвыходов которого подключена к управляющим входам блока связи, адресный выход второго процес 10 сора .подключен к первому входу третьего мажоритарного элемента, выход.которого подключен к адресному входувторого блока памяти, соединенногоинформационным входом с ииформационго из первых блоков памяти, у кото ными входами узла микропрограммного рых выходы подключены соответствен- управления, блока связи и выходом но к первой группе входов готовности четвертого мажоритарного элемента,первый вход которого подключен к ииформационному выходу второго процессора, синхронизирующим выходом подключенного к синхронизирующему входуузла микропрограммного управления,вторые и третьи входы мажоритарныхэлементов соединены соответственно25 с первыми Входаь% одноименных мажоритарных элементов соседнего блокауправления. 4(Узел микропрограммного управления ным выходом второго процессора данно- содержит блок оперативной памяти,элемент ИЛИ-НЕ, элемент НЕ, два счетчика, регистр неисправности, регистрсдвига, элемент ИЛИ, элемент И-НЕ,три элемента И и блок долговременной памяти, причем первый вход первогоэлемента И, управляющие входыблоков оперативной и долговременнойпамяти н стробирующий вход регистрасдвига подключены соответственно кпервым управляющим входам узла ьщкропрограммного управления, входыобнуления счетчиков, регистра неисправности и регистра сдвига подключены к вторым управляющим входам узла микропрограммного управления,выход обращения которого являетсявыходом первого элемента И,.второйвход которого соединен с выходомблока долговременной памяти, адресный вход которогосоединен с выходомблока оперативной памяти и выходаьщпервого и второго счетчиков, стробирующие входы которых соединены соответственно с выходами второго итретьего элементов И, первые входыкоторых соединены со стробирующимвходом регистра сдвига, второй входтретьего элемента И соединен с выходом элемента НЕ, вход которогосоединен с вторым входом второгоэлемента И и выходом регистра сдвига, информационный вход которого60 соединен соответственно с выходомрегистра неисправности и входом элемента ИЛИ, выход которого являетсявыходом прерывания узла микропрог"раммйого управления, контрольные блока связи, четвертый вход - к контвходы которого соединены с входаьвэлемента ИЛИ-НЕ, выход которого иинверсный выход регистра неисправности соединены с соответствующимивходами элемента И-НЕвыход которого соединен с информационным входомрегистра неисправности и является5к он трольным выходом, узла микропро граммного управлени я, синхронизирующий вход которого соединен со стробирующим входом регистра неисправности, а адресный и,информационныйвходы - с соответствующими входамиблока оперативной памяти,На фиг. 1 изображена структурнаясхема отказоустойчивой вычиелительной системы; на фиг. 2 - структурная .15схема блока управления; на фиг.3структурная схема узла микропрограммного управления.Отказоустойчивая вычислительнаясистема содержит блок. 1 системной 2 Опамяти, 8 первых процессоров 2,1 первых блоков 3 памяти, три блока4 управления и блок 5 связи,1Блок 4 управления содержит второйблок 6 памяти, второй процессор 7;узел 8 микропрограммного управления,мультиплексор 9 и четыре мажоритар"ных элемента 10-13,Узел 8 микропрограьщного управления содержит блок 14 оперативной 30памяти, элемент ИЛИ-НЕ 15, элементНЕ 16, первый 17 и второй 18 счетчики, регистр 19 неисправности, регистр 20 сдвига, элемент ИЛИ 21,элемент И-НЕ 22, первый 23, второй 3524 и третий 25 элементы И и блок 26долговременной памяти,Система содержит первую 27, вторую 28 и третью 29 магистральные линии связи, информационную 30, адресную 31 и управляющие 32 шины процессоров 2; блоки 4 управления, содержащие группы управляющих выходов 33,выходы 34 синхронизации, выходы 35обращения, информационные выходы 36, 45первые и вторые группы входов 37и 38 мажорнтации, группы выходов 39мажоритации, информационные входы 40,входы 41 запросов, входы 42 требований, входы 43 останова, адресные выходы 44, выходы 45 прерывания, контрольные входы 46, выходы 47 обращения, выходы 48 переключения, блок 5связи, включающий троированные входы49 запросов, выходы 50 обращения,входы 51 и 52 готовности, первые 53, 55вторые 54 и третьи 55 входы мажоритарных элементов 10-13, выход 56прерывания узла 8 микропрограммногоуправления, выход 57 прерывания муль.типлексора 9, информационный вход 58 60второго процессора 7, первый 59 ивторой 60 входы второго процессора 7,адресный вход 61 второго блока па-.мяти, информационный вход 62 угламикропрограммного управления, пер вый управляющий выход 63 второго процессора 7, первый вход 64 мультиплексора 9, контрольный выход 65 узла 8 микропрограммного управления, первые 66 и вторые 67 управляющие входы узла 8 микропрограммного управления, синхронизирующий вход 68 узла 8 микропрограммного управления.Все первые блоки 3 памяти связаны между собой, а также с блоками 5 связи и блоком 1 системной памяти через три магистральные линии 27-29 связи, которые могут быть использованы для подключения дополнительных блоков памяти или внешних систем, Каждый первый блок 3 памяти связан с соответствующим первым процессором 2 через информационную 30, адресную 31 и управляющие 32 шины. Группы управляющих выходов 33 блоков 4 управления, а также выходы синхронизации 34, обращения 35 и информационные 36 соединены с соответствующими входами блока 5 связи, первые и вторые группы входов 37 и 38 и группы выходов 39 мажоритации блоков 4 управления связаны между собой, Информационные входы 40, входы запросов 41, требований 42 и останова 43 блоков 4 управления соединены с соответствующими выходами блока 5 связи, Троированные входы 49 запросов, блока 5 связи соединены с соответствующими выходами каждого из первых процессоров 2, троированные входы прерывания которых соединены с выходами 45 прерывания блоков 4 управления. Троированные контрольные выходы первых процессоров 2 и каждого первого блока 3 памяти соединены с контрольными входами 46 блоков 4 управления,выходы обращения 47 которых соединеныс соответствующими входами системного блока 1 памяти, Выходы 48 переключения каждого блока 4 управления соединены с соответствующими входами переключения первых блоков 3 памяти. Адресный выход 44 каждого блока 4 управления соединен с соответствующими входами системного 1 и первого 3 блоков памяти. Выходы 50 обращения блока 5 связи соединены с соответствующими входами первых блоков 3 памяти, выходы сигналов готовности которых, а также выходы сигналов готовности системного блока 1 памяти соединены с соответствующими входами 51 и 52 блока 5 связи . Вторые и третьи входы 54 и 55 мажоритарных элементов 10-13 соединены со ответственно с первыми входами 53оодноименных мажоритарных элементов соседнего блока 4 управления. Третьи входы мажоритарных элементов 10, 11 и 13 подключены соответственно к.выходу 56. прерывания узла 8 микропрограммного управления, выходу 57 прерывания мультиплексора 9 и информационному выходу 58 второго процессора 7, первый и второй входы 59 и 60 которого соединены соответственно с выходами мажоритарных элементов 10 и 11. Выходы мажоритарных элементов 12 и 13 соединены соответственно с адресным входом 61 второго блока 6 памяти и информационным входом 62 узла 8 микропрограммного управления, информационный выход. которого является информационным выходом 36 блока 4 управления и соединен с информационным входом второго блока 6 памяти. Управляющий вход второго блока 6 памяти соединен с первым управ" ляющим выходом 63 второго процессо ра 7, а информационный. выход - с первым входом 64 мультиплексора 9, второй и третий входы которого явля-. ются соответственно информационным входом 40 и входом 41 запроса бло О ка 4 управления. Четвертый вход мультиплексора 9 соединен с контрольным выходом 65 узла 8 микропрограммного управления, первые 66 и вторые 67 управляющие входы которого, а также первые и вторые управляющие входы мультиплексора 9 соединены со второй группой управляющих выходов второго процессора 7, Третья группа управляющих выходов 33, а также выходы прерывания 45, обращения 47, переключения 48, первый синхронизирующий выход 34 второго процессора 7 являются соответствующими выходами блока 4 управления, Второй синхронизирующий выход второго процессора 7 соединен с синхронизирующим входом 68 узла 8 микропрограммного управления. Адресный выход процессора 7 является адресным выходом блока 4 управления и соединен соответственно 40 с третьим входом 55 мажоритарногоэлемента 12 и адресным входом узла 8 микропрограммного управления, контрольные вход 46 и выход 47 обращения которого являются одноименными 45 входом и выходом блока 4 управления, входы останова 43 и требования 42 которого соединены с третьими и четвертыми входами процессора 7 .Первый вход первого элемента И 23, управляющие входы блоков оперативной 14 и долговременной памяти 26 и .стробирующий вход регистра 20 сдвига подключены соответственно к первым управляющим входам 66 узла 8 микроппрограммного управления , Входы обнуления счетчиков 17 и 18 регистра 19 неисправности и регистра 20 сдвига подключены к вторым управляющим входам 67 узла 8 микропрограммного уп равления, выход 47 обращения которо-. го является выходом первого элемента И 23, Второй вход первого элемента И 23 соединен с выходом блока 26 долговременной памяти, адресный65 вход которого соединен с выходом.блока 14 оперативной памяти и выходами счетчиков 17 и 18. Стробирующиевходы счетчиков 17 и 18 соединенысоответственно с выходаьщ второгоэлемента И 24 и третьего элементаИ 25, первые входы которых соединенысо стробирующим входом регистра 20.сдвига. Втврой вход третьего элемента И 25 соединен с выходом элемента НЕ 16, вход которого соединен свторым входом второго элемента И 24и выходом регистра 20 сдвига. Информационный вход регистра 20 сдвигасоединен соответственно с выходомрегистра 19 неисправности к входомэлемента ИЛИ 21, выход которого, явля"ется выходом 56 прерывания узла 8микропрограммного управления, контрольные входы 46 которого соединеныс входами элемента ИЛИ-НЕ 15, Выходэлемента ИЛИ-НЕ 15 и инверсный выходрегистра 19 неисправности соединеныс соответствующими входами элементаИ-НЕ 22, выход которого соединен синформационным входом регистра 19.неисправности и является контрольнымвыходом 65 узла 8 микропрограммногоуправления. Синхронизирующий вход 68узла 8 микропрограммного управлениясоединен со стробирующим входом регистра 19 неисправности, а адресныйи инФормационный 62 входы - с соот"ветствующими входами блока 14 оперативной памяти,Отказоустойчивая вычислительнаясистема работает следующим образом.По начальной команде запроса, поступающей через магистральные линии27-29 связи, процессор 7 блока 4 управления выходит на операцию начальной загрузки блока 6 памяти и бло"ка 14 оперативной памяти, в которыезагружаются программа контроля илидиспетчера основных задач зависитот режима работы - проверка или вычисление), а также таблица распределения задач по процессорам 2 и бло"кам 3 памяти, Начальная информацияможет загружаться как с периферий-.ных устройств, так и из блока 1 си-стемной памяти, После загрузки программы диспетчера блоки 4 управленияв синхронном режиме приступают к загрузке маесивов программы и данных иэблока 1 системной памяти в блоки 3памяти с последовательным выводомпроцессоров 2 на программу. Блоки 4управления формируют адреса.информа.ции и управляющие сигналы выборкидля системного блока 1 памяти, адля первых блоков 3 памяти форьыруют индивидуальные управляющие сигналы записи. Если несколько процессоров 2 назначены на работу в режим резервного счета, то блок 4 управленияпосылает при текущем адресе индиви-.дуальные сигналы сразу во все блоки 3 памяти, процессоры 2 которых будут работать в режиме резервного счета одной и той же задачи. При этом узел 8 микропрограммного управления Формирует физические (индивидуальные) сигналы обращения. По окон чании записи исходных массивов про" цессоры 7 блоков 4 управления формируют и посылают в управляющие шины сигналы прерывания. По этим сигналам соответствующие процессоры 2 опра шивают Фиксированную ячейку своих блоков 3 памяти, в ксторой блок 4 управления сформировал адрес начала программы.После вывода процессора 2 на прог рамму блок 4 управления контролирует продолжительность исполнения зада" ния процессорами 2. По окончании решения или при необходимости получения данных процессор 2 формирует .код в фиксированной ячейке своего блока 3. памяти, а на управляющую шину выставляет сигнал запроса, Сигналы запроса поступают на вход блока 5 связи, который формирует сигнал тре бования . Блок 4 управления пе этому сигналу опрашивает фиксированную ячейку соответствующего блока 3 памяти, обнуляет ее и обеспечивает передачу данных и команд из системного блока 1 памяти или между блоками 3 памяти, причем работа с блоками 3 памяти через магистральные связи осуществляется беэ прерывания работы процессора 2, который обращается в блок 3 памяти по второму входу. Адре 35 са информации списывания иэ одного, блока 3 памяти и записи в другой Формирует блок 4 управления. Если несколько процессоров 2 работают в режиме резервного счета, то инфор мация вводится во. все резервные блоки 3 памяти. При одновременном обращении блока 4 управления и процессора 2 к разным модулям блока 3 памяти они обслуживаются одновременно. 45 В случае обращения их к одному модулю блока 3 памяти приоритет обслуживания представляется блоку 4 управления с приостановом работы процес-.сора 2 на один такт. Одновременно с передачей данных блок 4 управления ведет контроль, для чего процессор 7 ведет суммирование передаваемых слов и в конце сравнивает с конт рольной суммой, подготовленной для данного массива соответствующим процессором 2 в блоке 3 памяти, При возникновении отказа блока 3 памяти или процессора 2 сигнал с их контрольного выхода поступает .на контрольные входы 46 в блок 4 управленияна узел 8 микропрограммногс управления. Сигналы о неисправности процессора 2 или блока 3 памяти Фиксируются регистром 19 неисправности ипоступают на входы элемента ИЛИ 21,сигнал с выхода 56 которого вызывает прерывание блока 4 управления.После принятия блоком 4 управленияинформации с регистра по соответствующему сигналу осуществляется сбросрегистра 19 неисправности. Блок 4управления осуществляет восстановление отказавшего процессора 2 илиблока 3 памяти перезаписью данныхиз правильно работающего резервногоблока 3 памяти. Если отказ не устраняется, т.е. оказался неисправностью,то содержимое регистра 19 неисправности переписывается в сдвигающийрегистр 20, разрешается его сдвиг исоответствующими счетчиками 17 и 18определяется код очередной неисправности и код физического адреса неисправного блока, которые служатдополнением к базовому адресу, поступающему из блока 14 оперативной памяти, адрес которой соответствуетматематическому номеру задачи, поступающему по адресной шине при выполнении очередной команды. На выходе блока 26 долговременной паМятиФормируется скорректированный кодобращения к блокам 3 памяти . Таким образом, распределение задач, загрузки программ, обмен данными осуществляется только блоками управления, которые троированы. Поэтому отказ одного иэ них или одного из л первых процессоров с их блоками памяти не приводит к отказу сис-темы, хотя производительность снижается. Наличие М процессоров с блоками памяти, работающими в безотказном режиме, обеспечит в пределе повышение производительности в Н раэ, Это позволяет ликвидировать пиковые вычислительные перегрузки, при которых неравномерность загрузки во времени достигает 8-10 раэ. Кроме того, на участках с пониженной вычислительной нагрузкой можно увеличить надежность системз за счет включения групп процессоров в режим резервного счета. Такое построение систеваа позволяет организовать гибкое перераспределение надежности и производительности в процессе работы, что повыща ет эффективность системы.1077070 Составитель В.МаксимовКовач Техред С,Легеза Корректор О. Тнго т филиал ППП Патентфф, г.ужгород, ул,Проек Эаказ 274/54 ВНИИ ПИ по 113035, ираж 783 Государственно елам иэобретени Москва, Ж, Р Подписноекомитета СССРоткрытийсная наб., д. 4/