Аналого-цифровой функциональный преобразователь

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 09) (И) ОЛИСАНИЕ ИЗОБРЕТ ВИДЕТЕЛЬСТ ВТОРСН л 1 тельство СССР/20; ельство ССС9/26, 1969 тельство СССР13/02, 1980.др. Универсальент. ИнформаФизико-мехаСССР, Киев,ОЙ ФУНК- содерод кото- азовак то вхо о омпар и бло ора, генер управления соединен с а цифровойющи й тор импер вый ульсо выхо оторого управляю обработя тем, тродейст щим входом бл тли а выщения быси омехоз ащи содержит д то, с вия, т. преобр ью ности овате щенности,ва запоаратора соедине первого тригге второй выход ко вторыми входа и элемента ИЛИ первого запомиком с Рвыми вхлемента динамическии зат, фазовый дисклярный аналоговыйиз о элементов инаю омин имин элемент й элеме амиЛИфен аратора первог тор, двухподве группыэлементаций, масштаб триг- онный ключ, И, дв а инфо ающег еобра рмащ о эл блок контроляир ующий г енерат оряжения, генератор вход соед упра мента ера ен с входомяющий вход вател ступ атого нап ом элеменГОСУДАРСТВЕННЫЙ КОМИТЕТ СССпо делАм изОБРетений и ОтнРыти(прототип).3, Авторское свидеВ 898608, кл. Н 03 К4. Андреев О.С. иный многозначный элемционное письмо К 46.нический институт АН(54)(57) 1. АНАЛОГО-ЦИФРО ЦИОНАЛЬНЫ ПРЕОБРАЗОВАТЕЛЬ жащий компаратор, первый в рого является входом преоб теля, блок цифровой обрабо выход которого соединен с 511 С 06 3 3/00; 0 06 С 7/2 ступенчатого напряжения, генератортреугольных развертывающих функций, а блок управления содержит тритриггера, элемент ИЛИ, счетчик итераций и расширитель импульсов,при этом входы синхронизации масштабирующего генератора ступенчатогонапряжения, генератора ступенчатогонапряжения, блока цифровой обработки и генератора треугольных развертывающих функций подключены к выходу генератора импульсов и к тактирующим входам динамического запоминающего элемента и фазового дискриминатора, вход задания развертывающегонапряжения которого соединен с выходом генератора ступенчатого напряжения и с первым вхолом пвухполярного аналогового ключа, выхол масштабирующего генератора ступенчатогонапряжения соединен с вторым входом двухполярного аналогового ключа,первый и второй управляющие входыкоторого соединены соответственно спрямым выходом первого триггера, являющимся первым выходом блока управления, и с инверсным выходом первого триггера, а выход двухполярного аналогового ключа - с первым ивторым входами задания развертывающего напряжения динамического запоминающего элемента, первый выход1113818 вщод реверсивного сумматора 25. Этоте положительные сигналы, при поступлении которых в сумматор 25 осуществляется очередной шаг суммирования; Реализуется это так: сигнал, 5например, с выхода триггера 21-2проходит через элемент И 30-2 навыход элемента ИЛИ 27, одновременноэтот же сигнал. проходит через элементы ИЛИ 32-1, 32-2 и сбрасываеттриггеры 33-1, 33-2, которые запрещают прохождение последующих сигналов с выходов триггеров 21-1 и21-2 через элементы И 30-1, 30-2,Аналогично для сигнала с выходалюбого триггера 2 1-1 последующиесигналы пройдут только через те изцепей, порядковый номер которых больше предыдущей,В случае нарушения алгоритма работы устройства наличие помехи,сбоев и т.п.) укаэанная последовательность появления сигналов нарушается, и на выходе элемента И 29блока 18 появляется сигнал, которыйподается на блок 2 управления. Этообусловлено тем, что на выходе элемента ИЛИ 31 сигналы появляютсянезависимо от порядка нх поступления на ее входы, появление же сигналов на выходе элемента ИЛИ 27 зависит от указанного порядка, т.е, вслучае нарушения алгоритма работывсего устройства на выходе элементаИЛИ 27 сигнал не появляется, а навыходе элемента ИЛИ 31 появляется,причем он проходит на выход элемента И 29, так как на другой его вход подается разрешение с выхода элемента НЕ 28 . Если алгоритм работы устройства не нарушается, сигналы на выходах элементов ИЛИ 27 и 31 появляются одновременно и на выход элемента И 29 не проходят.Сигналы с выхода элемента ИЛИ 31 подаются также на входы элементов И 23-1, , 23-(и), причем на выходы проходят те из них, на управляющие входы которых поступают сигналы разрешения с соответствующих триггеров 21-1 ( = 2, , и). Это позволяет сбрасывать все предыдущие, т.е, до 21-1, триггеры, которые участвовали до этого в рабоге, оставляя при этом триггер 21-) не сброшенным, что позволяет осуществлять последующие преобразования в соответствии с неравенствомХ 27,1с 2По сравнению с известными пре- . образователями изобретение позволяет повысить быстродействие при заданной точности, повысить точность при заданном быстродействии или увеличить точность и быстродействие одновременно при сравнимых аппаратур. ных затратах, а также позволяет линеаризовать нелинейные характеристики обрабатываемых электрических сигналов. Этим определяется технико-экономический эффект от исполь-. зования изобретения.111388 остав Заказ 6621/4 1ВНИИПИ Гос Тираж 698ударственного комитета ССделам изобретений и открытийМосква, Ж, Раушская наб Подписное11 та ИЛИ, а выход первого запоминающего элемента соединен с информационным входом динамического запоминающего элемента, выход которого соединен с первым входом второго триггера и с первым входом первого элемен" та И, второй вход которого соединен с прямым выходом второго тригге" ра, а выход - с первым входом второго элемента И, с первым информационным входом фазового дискриминатора и с первыми входами элементовИ первой и второй групп, вторые входы элементов И обеих групп подключены к выходам задания временных интервалов генератора треугольных развертывающих функций, а их выхо" ды - к соответствующим информационным входам блока .цифровой обработки, выходы элементов И первой группы соединены с блокирующими входами- соответствующих элементов И второй группы, группа информационных выхо- дов блока цифровой обработки соединена с группой соответствующих входов блока контроля итераций, первый выход оценки итерации которого соединен с первым разрешающим входом блока цифровой обработки, второй выход оценки итерации соединен с вторым разрешающим входом блока цифровой обработки и с первым входом третьего триггера, третий выход оценки итерации блока контроля итераций соединен с вторым входом третьего триггера, выход которого соединен с вторым входом второго элемента И и с входом управления преобразованием фазы в напряжение фазового дискриминатора, выход второго элемента И соединен с вторым входом второго триггера, с входом расширителя импульсов и с входом счетчика итераций, выход которого соединен с входом окончания вычислений блока цифровой обработки,выход расширителя импульсов соединен с управляющим входом второго за-, поминающего элемента, информацион-: ный вход которого соединен с выходом,фазового дискриминатора, а выход - с вторым информационным входом фазового дискриминатора, задающий вход которого подключен к соответствующему выходу генератора треугольных развертывающих функций, вход задания режима функционального преобразования преобразователя. 13818соединен с управляющими входамимасштабирующего генератора ступенчатого напряжения и генератора ступенчатого напряжения, а вход запуска преобразователя соединен с третьим входом компаратора.2. Преобразователь по п. 1, о тл и ч а ю щ и й с я тем, что, сцелью повышения точности за счеткомпенсации нелинейных искаженийвходного сигнала, он содержит линеаризующий.генератор, управляющий вход которого соединен с входом задания режима функциональногопреобразования преобразователя,синхронизирующий вход - с выходомгенератора импульсов, первый выходс выходом масштабирующего генератора ступенчатого напряжения, второй выход - с выходом генератораступенчатого напряжения,3. Преобразователь по п. 1, о тл и.ч а ю щ и й с я тем, что блокцифровой обработки содержит сумматор, реверсивный сумматор, элементИ, две группы элементов ИЛИ, р триггеров и две группы элементов И,при этом первые и вторые входы бэлементов ИЛИ первой группы являются информационными входами блока,первые входы п элементов ИЛИ первойгруппы соединены с соответствующимивходами сумматора, первый и второйвыходы которого соединены со знаковыми входами реверсивного сумматора,выходы элементов ИЛИ первой группысоединены с первьаи входами соответствующих триггеров, прямые выходы которых образуют группы информационных выходов блока и соединеныс первыми входами соответствующихэлементов И первой и второй групп,1 вторые входы элементов И первойгруппы соединены с шинами заданияконстант блока, а выходы соединеныс первой группой информационных входов реверсивного сумматора, входокончания вычислений блока соединенс управляющим входом элемента И,с вторым входом п -го триггера и является одним из выходов группы ин- .формационных выходов блока, второйвход каждого 1 -го триггера (4 =(1 - 1)-го элемента ИЛИ второйгруппы, второй вход которого соединен с выходом соответствующего элемента И второй группы, а выходы1 элементов ИПИ второй группы соединены с вторыми входами соответствующих триггеров, вторые входы элементов И второй группы подключены к первому разрешающему входу блока, управляющий вход реверсивного сумматора соединен с вторым разрешающим входом блока, синхронизирующий вход реверсивного сумматора является синхронизирующим входом блока, управляющий вход реверсивного сумматора является управляющим входом блока, выход реверсивного сумматора через элемент И соединен с выходом блока.4. Преобразователь по п. 1, о тл и ч а ю щ и й с я тем, что блок .контроля итераций содержит группу элементов И, элемент И, элемент НЕ, два элемента ИЛИ, группу элементов ИЛИ и й триггеров, при этом первые входы элементов И группы и соединенные между собой первые входы п 113818триггеров образуют группу входовблока, выходы п триггеров соединены с вторыми входами соответствующих элементов И группы, выходыкоторых соединены с соответствующимивходами первого элемента ИЛИ, выходкоторого является вторым оценочнымвыходом блока и через элемент НЕсоединен с первым входом элемента И,первые входы элементов И группы соединены с соответствующими входамивторого элемента ИЛИ, выход которого, являющийся первым оценочнымвыходом блока, соединен с вторымвходом элемента И, выход которогб1 является третьим оценочным выходомблока, выход каждого 1 -го элемента И группы ( 1 = 1, и ) соединенс соответствующими входами элементов ИЛИ группы с первого по 1 -й,выходы которьм соединены с нторыми входами соответствующих п триггеров.Изобретение относится к аналогоцифровому функциональному преобразованию электрических величин и может быть использовано в информационно-измерительной и вычислительной 5 технике.Известны устройства аналого-цифрового преобразования с повышенным быстродействием, использующие итерационные преобразования 113, 1 ОНедостаток известных устройств сравнительно медленная сходимость итерационного процесса. Наиболее близким техническим ре шением к предлагаемому является устройство аналого-циФрового преобразования, содержащее схему сравнения (компаратор), соединенную входами с входом устройства и с выходом компенсационной схемы, а выходом - с входом измерительного усилителя, выход которого соединен с Первыми входами группы сумматоров и с входом блока ввода поправок, 25 выход которого соединен с первым входом компенсационной схемы и с информационным входом блока цифровой обработки, блок управления, со- ответствующие выходы которого соединены с управляющим входом блока цифрОвой обработхи, с синхронизирующим входом блока запоминающих регистров и с управляющим входом ключа, два резистивньм делителя, соединенных через ключ и непосредственно с шиной .опорного напряжения, причем .выходы первого делителя соединены с вторыми входами группы сумматоров, а выходы второго делителя - с первыми входами группы пороговых элементов, вторые входы которых соединены с выходами соответствующих сумматоров, а выходы - с входами блока запоминающих регистров, выходы которого соединены с цифровым входом блока цифровой обработки и с вторцм входом компенсационной схемы 21.Указанное устройство реализует нониусный итерационный способ аналого4цифрового преобразования напряже Э 1 ния в код, применение которого значительно увеличивает время преобразования и усложняет аппаратурное решение. Цель изобретения - повышение быстродействия, точности и помехо" защищенности, а также дополнительное повышение точности за счет компенсации нелинейных искажений входного сигнала.Цель достигается тем, что анало" го"цифровой функциональный преобразователь, содержащий компаратор, первый вход которого является входом преобразователя, блок цифровой обработки выход которого соединен с вторым, входом компаратора, генератор импульсов и блок управления, первый выход которого соединен с управляющим входом блока цифровой обработки, содержит два запоминающих элемента, динамический запоминаюв 1 ий элемент, фазовый дискриминатор, двухполярный аналоговый ключ, две группы из и элементов И, два элемента И, блок контроля итераций, масштабирующий генератор ступенчатого напряжения, генератор ступенчатого напряжения, генератор . треугольных развертывающих функций, а блок управления содержит три триггера, элемент ИЛИ, счетчик итераций и расширитель импульсов, при этом входы синхронизации масштабирующего генератора ступенчатого напряжения, генератора ступенчатого напряжения, блока цифровбй обработки и генератора треугольных развертывающих функций подключены к выхо-. ду генератора импульсов и к тактирующим входам динамического запоми.нающего элемента и фазового дискриминатора, вход задания развертывающего напряжения которого соединен с выходом генератора ступенчатого напряжения и с первым входом двухполярного аналогового ключа, выход масштабирующего генератора ступенчатого напряжения соединен с вторым входом двухполярного аналогового ключа, первый и второй управляющие входы которого соединены соответствейно с прямым выходом первого триггера, являющимся первым выходом блока управления, и с инверсным выходом первого триггера, а выход двухполярного аналогового ключа - с пер 113818 4 вым и вторым входами задания развер тывающего напряжения динамического запоминающего элемента, первый выход компаратора соединен с первыми входами первого триггера и элемента ИЛИ, второй выход компаратора соединен с вторыми входами первого триггера и элемента ИЛИ, информационный вход первого запоминающего элемента соединен с входом преобразователя, управляющий вход - с выходом элемента ИЛИ, а выход первого запоминающего элемента соединенс информационным входом динамического запоминающего элемента, выходкоторого соединен с первым входомвторого триггера и с первым входомпервого элемента И, второй вход ко-.торого соединен с прямым выходомвторого триггера, а выход - с пер 15 20 вым входом второго элемента И, спервым информационным входом фазового дискриминатора и с первыми входами элементов И первой и второй 25 групп, вторые входы элементов И обеихгрупп подключены к выходам заданиявременных интервалов генератора тре;угольных развертывающих функций,а их выходы - к соответствующим ин 1щ Формационным входам блока цифровойобработки, выходы элементов И первой группы соединены с блокирующимивходами соответствующих элементовИ второй группы, группа информационных выходов блока цифровой обработки соединена с группой соответст- .вующих входов блока контроля итераций, первый выход оценки итерациикоторого соединен с первым разрешающим входом блока цифровой обработки, второй выход оценки итерациисоединен с вторым разрешающим входом блока цифровой обработки и спервым входом третьего триггера,третий выход оценки итерации бло -ка контроля итераций соединен свторым входом третьего триггера, выход которого соединен с вторымвходом второго элемента И и с вхо О дом УпРавления преобразованием фазы в напряжение фазового дискриминатора, выход второго элемента Исоединен с вторым входом второготриггера, с входом расширителя импульсов и с входом счетчика итераций,выход которого соединен с входомокончания вычислений блока цифровойобработки, выход расширителя им10 Блок цифровой обработки содержит30 сумматор, реверсивный сумматор, элемент И, две группы элементов ИЛИ, п триггеров и две группы элементов И, при этом первые и вторые входы и элементов ИЛИ первой группы являются информационными входами блока, З 5 первые входы П элементов ИЛИ первой группы соединены с соответствующими входами сумматора, первый и второй выходы которого соединены со знаковыми входами реверсивного суммато 40 ра, выходы элементов ИЛИ первой группы соединены с первыми входами соответствующих триггеров, прямые выходы которых образуют группы информационных выходов блока и соеди 45 иены с первыми входами соответствующих элементов И первой и второй групп, вторые входы элементов И первой группы соединены с шинами задания констант блока, а выходы50 соединены с первой группой информационных входов реверсивного сумматора, вход окончания вычисленийблока соединен с управляющим входом элемента И, с вторым входом и -го триггера и является одним из выходов группы информационных выходов блока, второй вход каждого д-гоФ пульсов соединен с управляющим входом второго запоминающего элемента, информационный вход которого соединен с выходом фазового дискриминатора, а выход - с вторым 5 информационным входом фазового дискриминатора, задающий вход которого подключен к соответствующему выходу генератора треугольных развертывающих функций, вход задания режима функционального преобразования преобразователя соединен с управляющими входами масштабирующего генератора ступенчатого напряжения и генератора ступенчатого напряжения, а 15 вход запуска преобразователя соединен с третьим входом компаратора.Кроме того, преобразователь содержит линеаризующий генератор, управляющий вход которого соединен 20 с входом задания режима функционального преобразования, синхронизирующий вход - с выходом генератора .импульсов, первый выход в .с выходом масштабирующего генератора ступен чатого напряжения, второй выход с выходом генератора ступенчатого напряжения. триггера ( Ф .2,11 ) соединен с первым входом ( 1 - 1)-го элемента ИЛИвторой группы, второй вход которогосоединен с выходом соответствующего элемента И второй группы, а выходы элементов ИЛИ второй группысоединены с вторыми входами соответствующих триггеров, вторые входы элементов И второй группы подключены к первому разрешающему входу блока, управляющий вход реверсивного сумматора соединен с вторым.разрешающим входом блока, синхронизирующий вход реверсивного сумматора является синхронизирующим входом блока, управляющий вход ревер.,сивного сумматора является управляющим входом блока, выход реверсивного сумматора через элемент И соединен с выходом блока,Блок контроля итераций содержитгруппу элементов И, элемент И, элемент НЕ, два элемента ИЛИ, группуэлементов ИЛИ н л триггеров, приэтом первые входы элементов И группыи соединенные между собой первыевходы о триггеров образуют группувходов блока, выходы И триггеров соединены с вторыми входами соответствующих элементов И группы, выходыкоторых соединены с соответствующими входами первого элемента ИЛИ,выход которого является вторым оценочным выходом блока и через элемент НЕ соединен с первым входомэлемента И, первые входы элементовИ группы соединены с соответствующими входами второго элемента ИЛИ,выход которого, являющийся первымоценочным выходом блока, соединенс вторым входом элемента И, выход которого является третьим оценочнымвыходом блока, выход каждого ь-гоэлемента И группы ( 1 = 1,б ) соединен с соответствующими входами элементов ИЛИ группы с первого по 1 -й,выходы которых соединены с вторымивходами соответствующих о триггеров.Предлагаемое устройство реализуеталгоритм, изложенный в31. На фиг. 1 приведена .схема аналогоцифрового многофункционального преобразователя; на фиг. 2 - пример реализации блоков контроля итераций и цифровой обработки, на фиг. 3 - временные диаграммы.7 11138Преобразователь содержит компаратор 1, блок 2 управления, запоминающий элемент 3, динамический запоми"нающий элемент 4, двухполярный аналоговый ключ 5, элементы И 6 и 7, генератор импульсов 8, масштабирующийгенератор ступенчатого напряжения(ИГСН) 9, запоминакицнй элемент 10,линеаризующий генератор 11, генератор ступенчатого напряжения (ГСН) 12, 1 Офазовый дискриминатор 13, генератор,14 треугольных развертывающих напря- жений, элементы И 15 и 16, блок 17цифровой обработки и блок 18 контроля итераций. 15В варианте выполнения (фиг. 2)блок 17 цифровой обработки содержитэлементы. ИЛИ 19 и 20, триггеры 21, .элементы И 22 и 23, сумматор 24, реверсивный сумматор 25, элемент 26 И 26, а блок 18 контроля итераций -элементы ИЛИ 27, НЕ 28, И 29 и 30,КЫ 31, 32, триггеры 33. Блок 2 уп-равления содержит триггеры 34 и 35,расширитель 36 импульсов, счетчик 25 37 итераций, триггер 38, элемент .ИЛИ 39. Элемент 4 содержит преобразователь 40 фазы в напряжение и преобразователь 41 напряжения в фазу, а фазовый дискриминатор 13 - . ЗО масштабный преобразователь 42 напряжения в фазу и масштабный преобразователь 43 фаза-напряжение.Фазовый дискриминатор 13 выполнен на базе многозначного потенциаль-З 5 ного элемента, описанного в 41.Преобразователь работает следующим образом.Величина измеряемого напряжения представляется в нем в видеОе (-4 Ъ (-41 И 11 с-8 ф)3 А 3,31МРазвертывающие базисные напряжеиия с выходов генератопов 9 12 и 14, соответственно Я, ЯР, ЯЭ представляют собой дискретно изменяющиеся во времени и по уровню функции временного аргумента с пе рищом Т синхронизируемые иипульсами генератора 8. Иаксимальноебазисное напряжение с выходаГСН 12 равно эталонной величине 0 и выражается зависимостью Т5 щ КВ 0 , максимальное базисное напряженйе с выхода ИГСН 9 равно О, и 0 , где и- масштабный коУ188эффициент, и выражается зависимостью1 к 11Оей ьРазвертывающее базисное напряжение с выхода генератора 14 записывается на интервале (О, Т) в виде(фиг. 3)1 . э где 9 = О, 1, 2 й - текущее время при условии, чтоОка" "хъ Оз,Работа устройства осуществляется в два этапа на примере преобразования мгновенного значения напряжения некоторого электрического сигнала 0 в код (фиг. 3).Во время первого этапа по сигна-, лу "Пуск" (Вх. 2) текущее значение 0 х компаратором 1 сравнивается с 0 , на основании результатов сравнения блок 2 управления (сигнал на выходе элемента ИЛИ 39) вырабатывает команду запоминания в динамическом запоминающем элементе 4 соответствующего значения напряжения и одновременно, в эасивимости от знака разности 0 и 0 а , т.е. 0 к . 0 или 0 х 1Оэе команду на двухполярнйй ключ 5, который коммутирует соответственно базисное налряжение с ИГСН 9 или ГСН 12 на вход элемента 41. Элемент 3 обеспечивает хранение информации на время не больше Т (фиг. 3), необходимое для ее запоминания в динамическом запоминающем элементе 4,Процесс запоминания осуществляется в таком порядке, Выбранное напряжение 0 (О, ) с выхода элемента 3 в момент его равенства величине развертывающего базисного напряже. - ния, поступающего с ИГСН 9 или ГСН 12, преобразуется в преобразователе 41 в дискретный сигнал соответствующей фазой 01(Р) (в дальнейшем просто фазу), определяемой базисом Р с генератоа ГИ 8. фаза Р 4(Р) в соответствукнцнй ей момент времени по цепи обратной связи осуществляет в преобразователе 40 вы9 1 борку из базисного напряжения соответствующего уровня сигнала, Точность запоминания значения Р(О, ) определяется числом состояний (значностью) элемента 4, которое определяется отношением частот генератора ГИ 8, ИГСН 9 и ГСН 12.Л.= .Ь,ч ВФаза Р (0) зайомненнога напряжения Р (01 ) с выхода преобразователя 41 поступает на триггер 35, который разрешает ее прохождение че рез элемент И б на вход преобразователя 43. Кроме этого, указанная : фаза с выхода элемента И б через элемент И 7 сбрасывает триггер 35 . в исходное состояние. Фазы 04, 01 напряжений Рк, 01 соответствУют выражениям Для простоты фазы 0 и 0,1 на фиг. 3 изображены одинаковыми.Последующие действия осуществляются в устройстве для обоих случаев одинаково. фаза 0(Р ) преобразуется в преобразователе 43 в соответствующий уровень напряже 1ния 1), задаваемый развертывающимко фбаэисйым напряжением с генератора 14 (фиг. 3), причем величина этого уровня соответствует первому меньшему остатку, который получился бы при укладывании величины напряжения Р; в эталонную меру Б с избыт ком или недостатком, т.е. функция, реализуемая базисным напряжением М 1, обеспечивает итерационное преобразование по алгоритмуи = Г(Р), (3) . где Р - фаза, соответствующая 04или Р.Одновременно с развертывающим напряжением генератор 14 вырабатывает также временные интервалы, соответствующие значениям аргумента при оценке с избытком или недостатком (на фиг. 3 это интервалы соответственно а и 11 (1 = 1, 2) которые подаются на входы элементов И 16-1,16-и (интервалы,:), 15-1, , 15-и (интервалы а 4, , а), где и - количество интервалов, соответствующее количеству схем совпадения) . На другие входы элементов.И 15 и 1 бподается фаза Р(Р) преобразованного значения аргумента 0 (Рк),причем, если фаза прошла через эле.мент 15-1, то элемент 16-1 на время ею блокируется, т .е, осуществляется помехозащита от неинформативного сигнала на границе двух интерва Олов О и 8, поскольку фаза имеетопределенную длительность и можетперекрывать два соседних времен-ных интервала. На этом первый этапитерационного преобразования заканчивается.15Во время второго этапа итерационные преобразования осуществляютсяуже не с входным напряжениемРк В 1), а с последовательно по" 20лучаемыми в виде напряжений остатками (начиная с Ц ) . Остаток 0"о кос выхода преобразователя 43 по сиг"налу с выхода элемента И 6 черезэлемент И 7 и расширитель 36 подает 25ся на запоминающий элемент 10 идалее на вход преобразователя 42,где в соответствии с развертывающим базисным напряжением с ГСН 12преобразуется в фазу 0 30Ъ,-К,О =КСГСВ)ЗРасширитель 36 служит для обеспечения надежной работы элемента10, назначение которого аналогичноэлементу 3, т.е. хранения поступающей информации в течение времени,необходимого для обработки ее преобразователем 42.Фаза 0,5, в свою очередь, преоб 40разуется преобразователем 43 в уро 1вень напряжения Рк , соответствуюк фщий второму меньшему остатку, и такдалее до величины остатка, удовлетворяющей требуемой точности преоб 45разования Р Ж )Ок,= Ей),Д = Р ( Кфй 1На фиг. 3 преобразуемые остатки1Рк, Б. объединенные стрелками,к,ф кизображены на графике для второгослучая (Р;Б),Последовательно полученные фазы 04, Р, 05,проходят, какбыло описано, на выходы тех элементов И 15-д, 16-д, где произошлоих совпадение с соответствующимивременными интервалами, задаваемымис выходов генератора 14.13 1сигналу с Вх. 1 (режим преобразования) вместо базисных напряженийБР и БР ,подать с вспомогательного ЛГ 11 развертывающие базисныеФнапряжения 80 =,й 1 = Р Щ ) и- О80й = Р"(фиг. 3) позволяющие, например, линеаризоватьхарактеристику некоторого первичного преобразователя электрическихи неэлектрических величин (например,температуры), то с помощью предложенного. устройства можно обрабатывать выходные сигналы с подобныхнелинейных преобразователей,В концепреобразования, т .е .после вычисления цифрового эквива.лента, с блока 17 на, компаратор 1,поступает сигнал, разрешающий повторный запуск преобразователя. Присоответствующей расстановке сигна"лов "Пуск" указанным устройством могут также успешно обрабатыватьсяэнергетические параметры переменныхэлектрических сигналов - действующее значение, мощность.Работа блоков 17 и 18 осуществляется следукицим образом.Сигналы с выходов элементов И15-1, , 15-и и 16-1, , 16"и(фиг. 2), соответствуют значениям1/7. . Выбирают эти значения в блоке 17 из ряда постоянно заданных(например, в виде числа импульсов)констант 1, 1/2, , 1/и.Указанные сигналы через элементы ИЛИ 19-1 (1 = 1, 2, , п) подаются на установочные входы соответствующих триггеров 21-1, которыеразрешают прохождение через элементы И 22-) (1 = 1, 2, ) соответствующих констант. Последние подаются на реверсивный сумматор 25, где(после получения положительногосигнала с блока контроля 18) в соответствии с присвоенным им знакомсуммируются . Знаки слагаемых определяются с помощью сумматора 24,который подсчитывает сигналы с выходов схем совпадения 16-1 (фиг. 1и 2 Ю ), так как попадание в соответствующую зону 81 отвечает оценке с недостатком и с.-.= 1Сумматор 24 каждый раз выдаетсигналы признака четности ("+")или нечетности ("-") полученнойсуммы. Сигналы с выходов сумматора24 осуществляют переключение сумматора 25 на сложение или вычитание113818 14 с приведенным неравенствомЗо 7,2 Ас 2 Л, которое тех 35 40 45 50 5 1 О 15 20 последовательности констант 1/7Ч 4 ф поступающих на его входы.После заданного количества ите" раций по коканде со счетчика 37, поступающей на управлякиций вход элемента И 26, на его выходе полу" чают вычислительный цифровой эквивалент (код Пч ) величины входного сигнала. По этой же команде осуществляется сброс в исходное состоя" ние триггеров 21 и 33, первые из них сбрасываются через элементы ИЛИ 20, при этом запрещается прохождение констант на выходы элементов И 22, вторые, наоборот, разрешают прохождение очередных сигналов с выходов триггеров на выходы элементов И 30. Получение цифрового эквивалента на выходе элемента И, в свою очередь, служит командой разрешения начала следующего измерения.Функционирование блока контроля итераций 18.Как следует из приведенного описания, положительные сигналы вырабатываются блоком 18 в результате его функционирования в соответствии нически может быть реализовано кос-.венно, исходя из позиционных признаков появления сигналов на выходе соответствующих элементов и 15-1, 16-1,. В результате последовательного сравнения остатков с разверткой ФГ (05) и получения соответствующих им фаз последние, если не происходит сбоев в работе всего устройства, постепенно сдвигаются к началу указанной развертки (М).В соответствии с получаемыми фазами сигналы на выходах элементов И 15-1, , 15-п, 16-1, , 16-п сдвигаются в таком же порядке, т.е в порядке возрастания их нумерацииСигналы с выходов триггеров 21-1 поступают на соответствующие входы элемента ИЛИ 31 и входы элементов И 30, на управляющие входы которыхподаются сигналы разрешения с выходов триггеров 33. Если сигналы навыходах триггеров 21 - 1, 21-2,21-и появляются в порядке возрастания нумерации, то они проходятчерез упомянутые элементы И на выход элемента ИЛИ 27 и далее на