Устройство для определения взаимной корреляционной функции

СОГОЗ СОВЕТСКИХ сОциАлис 1 ичЕски РЕСПУБЛИК)5 6 06 Г 15/336 ИСА ЕТЕНИЯ К АВТОР аркит ЛЕНИЯ ФУНКсти вы- испольения и реляциГОСУДАРСТВЕ ННЕЯЙ КОМИТЕТ ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ ПРИ ГКНТ СССР ИЕ ИЗОБРСВИДЕТЕЛЬСТВУ(56) Авторское свидетельство СССРМ 1406602, кл, С 06 Р 15/336, 1986.(54) УСТРОЙСТВО ДЛЯ ОПРЕДЕВЗАИМНОЙ КОРРЕЛЯЦИОННОЙЦИИ(57) Изобретение относится к облачислительной техники и может бытьзовано для определения значаргумента максимума взаимной кор Изобретение относится к вычислительной технике и может быть использовано для определения значения и аргумента максимума взаимной корреляционной функции (ВКФ) между случайными сигналами, подвергнутыми взаимному масштабновременному искажению (М ВИ).Целью изобретения является повышение быстродействия.На фиг,1 приведена структурная схема устройства; на фиг.2 - структурная схема блока фазового размножения; на фиг.З - стрктурная схема блока фазового сдвига; на фиг,4 - структурная схема коррелятора,Устройство (фиг,1) содержит генератор тактовых импульсов 1. АЦП 2, 3, блоки 4, 5 формирования фззовых квздратурных составляющих, делители 6, 7 частоты, счетчики 8 - 10, триггеры 11-14, мультиплексоры 15 - 17, коррелятор 18, элемент ИЛИ 19, элементы И 20-24, сумматор-вычитатель 25, блок определения максимального 26, региЫ 2 17517 онной функции между случайными сигналами, подвергнутыми взаимному масштабно- временному искажению. Цель изобретения - повышение быстродействия, Устройство содержит генератор тактовых импульсов, аналого-цифровые преобразователи, делители частоты, мультиплексоры, блоки памяти, счетчики, триггеры; элементы И, сумматор-вычитатель, блок сравнения,блок определения максимального, регистры, коррелятор, блоки формирования фазовых квадратурных составляющих, блок фазового сдвига и элемент ИЛИ, 3 з,п, ф-лы, 4 ил. стры 27-29, блок сравнения 30, блоки памяти 31-32, блок фазового сдвига 33.Блок формирования фазовых квадратурных составляющих 4 (5) (фиг,2) содержиттриггеры 34, элементы И 35 - 38, элементыНЕ 39-40, элемент ИЛИ 41., регистры 42, 43,триггер 44.Блок фазового сдвига 33 (фиг,З) содержит перемножитель 45 - 49, блок вычисления ,косинуса 50. блок вычисления синуса 51, вычитатель 52, сумматор 53 и счетчик 54,Коррелятор 18 (фиг,4) содержит триггеры 55 - 57. двигатели 58, 59 частоты, блокиэлементов И 60 - оЗ. блоки элементов ИЛИ64 - 65, регистр 66, блок перемножителей 67,блок накопителей 63. регистр 69 и элементИ 70,Ввиду взаимных МВИ входных сигналов Х и У, т,е. сжатия или растяжения по осивремени одного из сигналов относительнодругого, корреляционная.связь между сигналами ослабевает. их ВКФ искажается, в частности уменьшается ее максимум,1751779 едак орректо етраш изводственно-издательский комбинат "Патент". г. Ужгород. ул Гагарина Составитель В, Орл Спесивых Техред М,МоргенталЗаказ 2693 Тираж ВНИИПИ Государственного комитета по изобрет 113935, Москва. Ж. РаушскПодписноеям и открытиям при ГКНТ СССРнаб,. 4/5Положим, что МВИ сводится к сжатиюво времени сигнала У, Положим, также, чтосигналы Х и У, спектр которых органиченверхней частотой 1, подвергается дискретизации с частотой 1,21. В результатедискретизации получается последовательность отсчетов, расположенных с интервалом 1 Л, из которых можно восстановитьисходный процесс. Наличие МВИ на фазовой плоскости приводит к соответствующему постоянному фазовому сдвигу,Следовательно, если одну из последовательностей производить фазовый сдвиг изатем вычислять ВКФ, этим удается компенсировать МВИ. повышать точность вычисления ВКФ.Процесс определения ВКФ происходитв два этапа. На первом этапе изменяетсяфазовый сдвиг р с дискретностью Лр 1,причем для каждого значения р =Лр( =0,1,., п) определяется значение максимума соответствующей оценки ВКФ. Наибольшее из значений максимумов оценок,полученных на первом этапе, будет отличаться от максимума оценки ВКФ при полной компенсации МВИ не более чем на ЗдБ.Значение коэффициента р для этой оценкиотличается от истинного коэффициента рМВИ не более чем на +Л рьЕсли полученный результат не удовлетворяет требованиям по точности, то начинается второй этап, на котором происходитуточнение полученных на первом этапе результатов, Коэффициент компенсации МВИв фаэовой плоскости изменяется с дискретностью Лр 2 (ЛуЛр), При этоманализируется интервал изменения комЛР 1пенсирующего коэффициента от(д - - )2до ф + вв ), Значение р, соответствуЛа)2ющее наибольшему из значений максимумов оценок ВКФ, полученных на второмэтапе, отличается от истинного не более чемна + Ьй,Выбор частоты дискретизации 1 о 21 спо условию Котельникова не является обязательным и использован только для наглядности рассуждений. В предлагаемомустройстве частота 1 выбирается в зависимости от необходимого интервала Л 7 дискретизации и коррелограммы, а при использованиив корреляторе метода некоррелированных.выборок - . еще и в зависимости от значенияинтервала корреляции сигналов Х и У,Устройство работает следующим образом.В исходном состоянии счетчики 8 - 10,триггеры 11 - 14 и регистры 27-29 обнулены. При таком положении мультиплексоры 15 - 17 подключают выход делителя б к синхровходам блоков 4, 5, 31, 32, 33 и 18, а разрядные выходы счетчика 9, на которых 5 присутствует слово, состоящее из логических нулей, к управляющему входу блока 33, Объемы блоков памяти (БП) 31 и 32 выбираются такими, чтобы в них поместились выборки реализаций входных сигналов Х и 10 У, обеспечивающих вычисление коррелограммы с необходимым фактором усредне" ния.Нулевой цикл работы устройства напервом этапе начинается с приходом запу скающего импульса на вход запуска устройства, который включает тактовый генератор 1, Тактовые импульсы, проходящие через делитель 6 частоты, поступают на синхронизирующие входы АЦП 2, 3, благодаря чему 20 входные аналоговые сигналы Х и У дискретизируются с одинаковой частотой. Цифровые отсчеты с выходом АЦП 2 и 3 поступают соответственно на входы блоков фазового размножения 4 и 5, с выходов которых сни маются комплексные составляющие входныхх отсчетов. Комплексные составляющие входных. сигналов по импульсам, поступающим на синхровход блоков памяти 31 и 32 с выхода мультиплексора 15 записываются 30 соответственно в блоки памяти 31 и 32,Одновременно комплексные цифровые отсчеты с выходов блоков 4 и 5 поступают соответственно на вторые и третьи входы коррелятора 18, в котором вычисляются ор динаты ВКФ при нулевом фазовом сдвиге,Запись входных отсчетов в блоки памяти 31 и 32 и вычисление первой ВКЭ осуществляется до переполнения счетчика 8, емкость которого определяется обьемом выборки 40 входных реализацией, необходимой для построения коррелограммы, т,е. равна количеству отсчетов в выборке, По окончании записи выборки комплексных реализаций в БП 31 и 32 на выходе счетчика 8 формирует ся импульс, который поступает на счетныйвход триггера 11 и передним фронтом устанавливает его в единичное состояние, Импульс с выхода счетчика 8 проходит через открытый элемент И 20 и переводит счетчик 50 9 в первое состояние. Установление триггера 11 в единичное состояние переключает мультиплексор МП) 15 так, что он начинает пропускать на свой выход импульсы с выхода делителя 7. В корреляторе 18 в первом 55 цикле осуществляется вычисление ВКФ принулевом фазовом сдвиге, Выход коррелятора 18 при этом отключен от выхода всего устройства, так как элемент И 22 закрыт низким потенциалом на прямом выходе триггера 14. Поэтому значения всех ординат5 10 первого этапа блок 30 производит сравчение максимальной ординаты ВКФ и нуле 20 25 30 35 40 45 50 55 коррелограммы поступают только на блок 26, который выдает код максимальной ординаты на вход блока 30 сравнения, Этот блок сравнивает кодс содержимым регистра 27. Если вновь поступившее от экстремального анализатора 26 число превышает код, хранящийся в регистре 27, то на выходе блока 30 сравнения возникает импульс, который переписывает в регистр 27 новое значение максимальной ординаты, а в регистр 28 благодаря открытому элементу И 23 за счет высокого напряжения на инверсном выходе триггера 12 код счетчика 9, т.е, номер цикла. Таким образом, в нулевом цикле вого содержимого регистра 27. На выходе блока 30 появляется импульс и в регистр 27 записывается значение максимума ВФК, полученной в нулевом цикле, т.е, при одинаковых частотах дискретизации сигналов Х и У и без фазового сдвига, В регистр 28 заносится нулевое значение содержимого счетчика 9:По окончании нулевого цикла, т.е, при появлении импульса на выходе переполнения счетчика 8, триггер 11 устанавливается в единичное состояние, а счетчик 9 на своем выходе формирует код единицы. Единичный код с выхода счетчика 9 проходит через МП 17 и 16 и поступает на управляющий вход блока фазового сдвига 33, благодаря чему блок 33 начинает осуществлять фазовый сдвиг поступающих комплексных цифровых отсчетов. В первом цикле цифровые комплексные отсчеты считываются с БП 31 и 32, Цифровые отсчеты с БП 32 поступают непосредственно на четвертые входы корре. лятора 18, а цифровые отсчеты с выхода БП 31 поступают на блок фазового сдвига 33, в котором осуществляется сдвиг по фазе поступающих цифровых отсчетов с целью растяжения их на временной оси. С выхода блока 33 цифровые отсчеты поступают на первые входы коррелятора 18. В корреляторе 18 осуществляется вычисление ВКФ между цифровыми сигналами Х и растянутыми по временной оси цифровыми сигналами У входа. После окончания определения ВКФ ее максимальная ордината с выхода блока 26 поступает на вход блока 30 сравнении и, если она превышает максимум предыдущей ВКФ, то заносится в регистр 27, а в регистр 28 записывается соответствующий ей номер цикла (в данном случае первый),В завершении первого цикла на выходе переполнения счетчика 8 вырабатывается импульс, который проходит через элемент И 20 и увеличивает на единицу код счетчика 9. Импульс с выхода счегчика 8 пгрппд,11 ак же элемент ИЛИ 19 и производит обнуление блоков 4, 5, обнулены счетчики адреса в блоках памяти 31 и 32, обнуление блока 33 и коррелятора 18. Код счетчика 9 1 роходит через МП 17 и 16 и устанавливает новый код фазового сдвига блока 33, В этом цикле, как и в последующих, работа протекает аналогично; изменяется коэффициент фазового сдвига блока 33, коррелятор 18 определяет ВКФ между сигналом Х и еще более растянутым сигналом У, экстремальный анализатор 26 выделяет максимальную ординату очередной ВКФ и сравнивает ее с максимальной предыдущей ВКФ и при выполнении условия превышения заносит ее в регистр 27, а в регистр 28 - соответствующий номер цикла.Устройство работает в описанном режиме п 1 циклов, причем п 1 выбирается из соотношения (и 1) Лф 1Омакс где фмакс заранее известный максимальный коэффициент МВИ между входными сигналами.Таким образом, втечение и циклов получены ВКФ между сигналом Х и семейством растянутых по оси времени относительно сигнала У сигналов У. При этом исходное масштабно-временное искажение сигнала У относительно Х компенсировать шагами величиной Лу)1 и при некотором р . ) Лр )и) было скоменсировано с точностью до ЛО Т. При этом уровень корреляции меду сигналами Х и У стал отличаться от истинного не более чем на 3 дБ, а максимум )-й ВКФ превысил максимум всех остальных ВКФ.К моменту поступления на вход счетчика 9 и-го импульса с выхода элемента И 20 в регистре 27 хранится наибольшийиз ряда максимумов ВКФ. т.е, максимум ВКФ цикла, в котором МВИ было скомпенсировано с точностью до Лр 1 Т, а в регистре 28 - номер этого цикла, При этом номер цикла совпадает с кодом, который управляет блоком фазового сдвига 33 в том же цикле.Емкость счетчика 9 равна п 1. По окончании п 1-1)-го цикла работы с выхода элемента И 20 поступает импульс, который переполняет счетчик 9. При этом счетчик 9 переходит в нулевое состояние, а импульс с его выхода устанавливает триггер 12 в единичное состояние. Благодаря этому закрывается элемент И 20, открывается элемент . И 21 и МП 17 переключается во второе состояние, при котором на его выход проходит код с второго входа, С этого момента начинается второй этап работы устройства.На этом этапе производится уточнение значения коэффициента, компенсирующегоМВИ, с учетом того, что истинный коэффициент МВИ может отличаться от найденного на первом этапе р = ) ЛО 1 не более чем на +Ьр 1. Уточнение производится шагами ЬргЬр 1, для чего требуется п 2 = -2 таких шагов, Как и на первомЛутг/2Рзагапе, поиск знаненив козффициенте МВИ производится путем изменения коэффициента фазового сдвига блока 33, При этом коэффициент фазового сдвига на выходе блока 33 изменяется вокруг значенияЬр 1 шагами Ьр 2. В первом цикле второго этапа- о: : - ) коэффициентп 2 п 22 2фазового сдвига равен (1+) Ьр 1 + Ьр 2), В сумматоре-вычитателе 25 номер цикла второго этапа, соответствующий коду на выходе счетчика 10, складывается со значением ), хранящимся после первого этапа в регистре 28, Чтобы обеспечить меньший, чем на первом этапе шаг Ьа, вес кода счетчика 10 меньше веса кода, хранимого в регистре 28, в пг =- - раз. Взвешивание кода 1Ьр,Жфсчетчика 10 производится в сумматоре-вычитателе 25, Емкость счетчика 10 циклов второго этапа равна п 2/2,Работа устройства на втором этапе, как и на первом; протекает циклами. В первых п 2/2 циклах второго этапа по окончании каждого цикла импульс с выхода переполнения счетчика 8 через открытый элемент И 21 поступает на счетчик 10, Код состояния 1 счетчика 10 с соответствующим весом поступает на вход сумматора-вычитателя 25, работающего в режиме сложения благодаря поступающему на управляющий вход последнего уровня логической единицы с прямого выхода триггера 13, На другой вход сумматора-вычитателя 25 с выхода регистра 28 поступает код) номера цикла максимальной ВКФ, найденной на первом этапе. С выхода сумматора-вычитателя 25 код, определяющий коэффициент фазового сдвига, через МП 17 и 16 поступает на управляющий вход блока 33. Благодаря этому фазовый сдвиг блоком 33 становится равным (1+ +) Ь ф 1+ 1 Ьу 2). Коррелятор 18 определяет ВКФ выборки входных реализаций, записанных в блоках памяти 31 и 32. Экстремальный анализатор 26 выделяет максимальную ординату очередной ВКФ, а блок сравнения 30 сравнивает ее с ординатой, хранящейся в регистре 27, и по его импул,ьсу в регистр 27 заносится максимальная из множества вычисленных за п 2/2 циклов ординат ВКФ, а в регистр 29 импульс с выхода блока сравнения 30 через открытый элементИ 24 записывает код с выхода сумматоравычитателя 25.По окончании первых п 2/2 циклов второго этапа счетчик 10 переполняется импульсами с выхода элемента И 21, импульс с его выхода поступает на счетный вход триггера 13, и последний переключается вединичное состояние. Сигнал с его прямоговыхода устанавливает арифметический блок10 25 в режим вычитания. Благодаря этому наследующих п 2/2 циклах второго этапа коэффициент фазового сдвига изменяется в и ределах (1 + ) Ь р 1 +ц Ь р 2), В остальном 1520 25303540 4550 55 работа устройства протекает аналогично первым п 2/2 циклам второго этапа, По окончании второго этапа в регистре 29 хранитсякод, определяющий коэффициент фазового сдвига цифровых отсчетов, при котором МВИ скомпенсировано с точностью .ф.Ь 02/2, После последнего цикла второго этапа счетчик 10 снова переполняется и возвращает триггер 13 в нулевое состояние. Сигнал с выхода триггера 13 поступает на счетный вход триггера 14 и устанавливает его в единичное состояние. Установление триггера 14 в единичное состояние приводит к открыванию элемента И 22, а МП 16переключается в такое состояние, что пропускает код регистра 29 на свой выход. Теперь фазовый сдвиг блоком 33 осуществляетсятот, который необходим для компенсации его МВИ.Результаты измерения ВКФ поступают теперь от коррелятора 18 на выход устройства через открытый элемент И 22 и могут использоваться для последующего анализа до тех пор, пока значение коэффициентаМВИ не изменится или необходимо произвести анализ следующих входных сигналов. Когда это произойдет, следует подать сигнал запуска и устройство в течение п 1+п 2 циклов настроится на новое значение коэффициента МВИ.Устройство может работать и при противоположном знаке МВИ, В дальнейшем работа устройства аналогична,Рассмотрим работу отдельных элементов устройства.Блоки 4 5) (фиг.2) работают следующим образом. Как следует из описания работы основное назначение их выработать комплексные цифровые отсчеты с учетом того, что используется один АЦП в канале обработки.На информационные входы устройства поступает сигналы на промежуточной частоте иьр 2, которая удовлетворяет следующему соотн о ше н и ю ю,р 2ЬоА где Ьа - полоса принимаемого сигнала, Аналоговыеоперации переноса на промежуточную высоту вполз на фиг.1 не показаны,В АЦП 2, 3 устройства осуществляетсяпреобразование сигналов из аналоговойформы в цифровую с частотой дискретизации юэ - 4 иьр. Эти цифровые отсчеты ипоступают на вход блока фазового размножения сигналов. Блок фазового размножения сигналов работает по следующемуалгоритму: четные выборки относятся к синусоидальной составляющей, нечетные ккосинусоидальной; знаки четных выбороксинусоидальной составляющей и нечетныхкосинусоидальной составляющей изменяются на обратные.15Изменение знаков осуществляется наэлементах 37-41, а управление на основании триггеров 34, 44 и элементов И 35 и 36.Следовательно, на первом выходе блока,т.е. коды, снимаемые с выхода регистра 42, 20образуют косинусоидальную составляющую, а коды, снимаемые с второго регистра43 и подаваемые нэ второй выход блока,образуют синусоидал ьную составляющую,Блок фазового сдвига 33 (фиг,3) работает следующим образом.Как следует из описания работы устройства, назначение блока 33 сдвиг фазы принимаемого сигнала, Известно, что указанноеизменение фазы комплексного сигнала в 30цифровой форме можно осуществить путемумножения каждого выборочного, т.е, по ступающего значения А = Аехр 0 фь ) = Ас++)А этого сигнала на комплексное число ВВехр 0 Ьф = Вс+ )Вь, определяющего величину изменения (поворотэ) фазы Ьр.Поэтому все операции выполняются комплексным умножителем, формируемым произведение АВ = (АсВс-АяВа) +(АсВс+АзВс),Однако, как следует из описания работыустройства, фаза должна постоянно изменяться (или увеличиваться, или уменьшаться) в процессе изменения гп, где гп -1, , Ц,Процесс. работы блока следующей, При поступлении на вход обнуления блока импульса счетчик 54 обнуляется и в дальнейшемначинает подсчет. тактовых импульсов, Таким образом, на выходе счетчика 54 постоянно вырабатывается код гв. Этот кодумножается в перемножителе 49 с кодомуправления, который определяет не чтоиное,как н 1 (Ь рlй). Код е (Ь рlй) поступает на узлы преобразователя 50 и 51, которыемогут быть выполнены в виде постоянногозапоминающего устройства и на выходе узла 50 вырабатывается код сов гл (Ьфй) , ана выходе узла 51 - код з 1 п (е (Ьф/Й. Вдальнейшем коды с входов блока и с выходов преобразователя 50 и 51 перемножаются в комплексном перемножителе нэ умно- жителях 45 - 48, сумматоре 53 и вычитэтеле 52. Цифровые последовательнос-и со сдвинутыми фазовыми приращениями выдаются на выход блока,Коррелятор 18 (фиг.4) работает следующим образом.При поступлении импульса на вход запуска триггер 55 устанавливается в единичное состояние, При поступлении импульса на вход обнуления, а он (т.е, первый иэ них)совпадает с импульсомзапуска, производит обнуление делителя 58 и устанавливаеттриггер 56 в нулевое состояние, Установление триггера 55 в единичное состояние разрешает работу второго 61 и третьего 62 блоков элементов И. Цифровые комплекс-. ные отсчеты, поступающие на вторые итретьи входы коррелятора проходят черезоткрытые блоки элементов И 61 и 62, через блоки элементов ИЛИ 64 и 65. С выхода блока элементов ИЛИ 64 комплексные цифровые отсчеты поступают на регистр 66, который имеет М отводов, где М - число " вычисляемых ординат ВКФ. Цифровые комплексные отсчетыс выходов регистра 66 и с выхода блока элементов ИЛИ 65 перемножаются в блоке перемножения 67 (состоящий из комплексных еремножителей), Результаты перемножения накапливаются в блоке 68, На выходе блока накопления 68 по окончании цикла накопления получается отсчет .ординат ВКФ, как корень квадратный из суммы квадратов действительной имнимой составляющей, Так как триггер 56находится в нулевом состоянии, то регистр"69 включен в режим параллельного приемачформации. По окончании накопления на выходе делителя 58 получается импульс, по которому в регистр 69 записываются отсчеты ординат ВКФ с выходов блока 68, триггер 55 устанавливается в нулевое состояние, а триггеры 56 и 57 в единичное состояние. Установление триггера 57 в единичное состояние разрешает работу элемента И 70, в результате чего тактовые импульсы проходят на синхровход последовательного сдвига информации регистра 69 и нэ вход делителя 59, коэффициент деления которого равен М, При появлении импульса на выходе делителя 59 триггер 57 устанавливается в нулевое состояние, Цифровые отсчеты с выхода регистра 69 выдаются на выход коррелятора. В дальнейшем работа коррелятора аналогична с той лишь Разницей, что установление триггера 55 в нулевое состояние приводит к открыванию блоков элементов И 60 и 63 и в дальнейшем на обработку поступают цифровые комплексные отсеты с первых и четвертых входов коррелятора.Синхронизация элементов устройства осуществляется импульсами, вырабатываемыми генератором. При необходимости они могут задерживаться элементами задержки на фиг,1 не показаны). Формула изобретения 1. Устройство для определенйя взаимной корреляциойной функцйи,со 4 бржащее генератор тактовых импульсов, два аналого-цифровых преобразователя, двэделйтеля частоты, три счетчика, четыре триггера, три мультиплексора, коррелятор, пять элементов И, сумматор-вычитатель, блок определения максимального, три регистра, блок сравнения и два блока памяти, причем вход запуска генератора тактовых импульсов соединен с входами установки в "0" с первого по четвертый триггеров и является входом запуска устройства, выход генератора тактовых импульсов соединен с входами первого и второго делителей частоты, выход второго делителя частоты соединен с первым информациойным входом первого мультиплексора, управляющий вход которого соединен с первым входом первого элемента И й с прямымвыходом первого триггера, а выход - с синхровходами первого и второго блоков памяти, второй информационный вход первого мультиплексора соединен с вЬходом первого делителя частоты и с синхровходами первого и второго аналого-цифровых .преобразователей, информационные входы которых являются соответственно первым и вторым информационными входами устройства. выхбды косинусоидальной и синусоидальной составляющих второго блока памяти соединены соответственно с первым и вторым информационными входами коррелятора, выход которого соединен с входом блока определения максимального и с первым входом второго элемента.И, выход которого является выходом устройства, а второй вход соединен с управляющим входом второго мультиплексора и с прямым выходом четвертого триггера, инверсный выход которого соединен с первым входом третьего элемента И, а вход установки в "1" - с входом задания режима сумматора-вычитателя и с прямым выходомтретьего триггера, вход установки в "1" которого соединен с выходом переполнения первого счетчика, информационный выход которого соединен с первым входом сумматора-вычитателя, а счетный вход - с выходом четвертого элемента И, первый вход которогосоединен с управляющим входом третьего мультиплаксора и с прямым выходом второго триггера, инверсный выход которого соединен с вторым входом первого элемента И и с первым входом пятого элемента И, а вход установки в "1" второго триггера - с выходом переполнения второго счетчика, информационный 5 выход которого соединен с первым информационным входом третьего мультиплексора, а счетный вхОд - с выходом первого элемента И, второй вход которого соединен с вторым входом четвертого элемента И, с 10 входом установки в "1" первого триггера и свыходом переполнения третьего счетчика, счетйый вход которого соединен с выходом первого мультиплексора, выход первого регистра соединен с первым входом блока 15 сравнения, второй вход которого соединенс выходом блока определения максимального; а выход - с вторыми входами пятого и третьего элементов И, выходы которых соединены соответственно с синхровходами 20 второго и третьего регистров, выход второгорегистра соединен с вторым входом сумма тора-"вычитателя, выход которого соединенс вторым информэционнйм входом третьего мультиплексора, выход которого соединен с 25 вторым информационным входом второгомультиплексора. второй информационный вход которого соединен с выходом третьего регистра, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия; в него 30 дополнительно введены два блока формирования фазовых квадратурных составляющих. блок фазового сдвига и элемент ИЛИ, первый входкоторого сбедйнен с выходом переполнения третьего счетчика, а второй 35 вход - с входами обнуления первого, второго и третьего счетчиков, с входом запуска коррелятора иподключен. к входу запуска устройства. вход обнуления коррелятора соединен с выходом элемента ИЛИ, с входами 40 обнуления первого и второго блоков формирования фазовых квэдратурных составляющих, с входами обнуления первого и второго блоков памяти и с входом обнуления блока фазового сдвйга, вход задания дискрета 45фазового сдвига которого соединен с выходом второго мультиплексора, а первый и второй выходы -с первым и вторым информационными входами второй группы коррелятора. первый и второй входы блока 50 фазового сдвига соединены соответственнос .косинусоидальной и синусоидальной составляющими первого блока памяти, пер; .вый и второй информационные входы которого соответственно соединены с 55 третьим и четвертым информационнымивходами второй группы коррелятора и соответственно с первым и вторым выходами первого блока формирования фазовых квадратурных составляющих, информационный вход которого соединен с выходом первогоаналого-цифрового преобразователя, а тактовый вход - с выходом первого мультиплексора, с тактовым входом блока фазового сдвига и с тактовым входом второго блока формирования фазовых квадратурных составляющих, информационный вход которого соединен с выходом второго аналого-цифрового преобразователя, а первый и второй выходы соединены соответственно с третьим и четвертым информационным входами первой группы коррелятора и с одноименными информационными входами второго блока памяти, выход блока определения максимального соединен с информацион 10 ным входом первого регистра, синхровход которого соединен с выходом блока сравнения, информационный вход второго регистра соединен с информационным выходом второго счетчика. информационный вход 20 третьего регистра соединен с выходом сумматора-вычитэтеля.2. Устройство по п,1, о т л и ч а ю щ е ес я тем, что блок формирования фазовых квадратурных составляющих содержит два триггера, четыре элемента И, два элемента КЕ. два регистра и элемент ИЛИ, первый вход которого соединен с выходом первого элемента И, второй вход - с выходом второго элемента И, а выход - со знаковым разрядным входом первого регистра и с входом первого элемента НЕ, выход которого соединен со знаковым разрядным входом вто 30 рого регистра, выходы первого и второго динен с выходом третьего элемента И, а информационный разрядный вход соединен с информационным разрядным входом первого регистра и является информационным разрядным входом блока, второй вход 40 первого элемента И соединен с входом второго элемента КЕ и является входом знакового разряда блока, выход второго элемента НЕ соединен с первым входом второго эле 45 мента И, второй вход которого соединен с прямым выходом первого триггера, инверсный выход которого соединен с вторым входом первого элемента И, вход установки е"1" первого триггера соединен с инверсным 50 выходом второго триггера и с первым входом четвертого элемента И, а вход устаноеки в "0".соединен с входом установки в "0". второго триггера и является входом обнуления блока, вход установки е "1" второго триггера соединен с первыми входами третьего и четвертого элементов И и является тактовым входом блока, прямой выход второго триггера соединен с вторым входом третьего элемента И, выход четвертого элемента И соединен с синхровходом регистров являются одноименными выходами блока, синхровход второго регистра сое первого регистра, информационный рэз. рядный вход блока и вход знакового разряда блока образуют информационный вход блока,3, Устройство по п,1, о т л и ч а ю щ е ес я тем, что блок фазового сдвига содержит пять перемножителей, вычитатель, сумматор, узел вычисления косинуса, узел вычисления синуса и счетчик, вход обнуления которого является входом обнуления блока, счетный вход счетчика является тактовым входом блока, а выход соединен с первым входом первого перемножителя, второй вход которого является входом задания дискрета фазового сдвига блока, а выход соединен с входами узла вычисления синуса и узла вычисления косинуса, выход узла вычисления косинуса соединен с первыми входами второго и третьего перемножителей, первый вход третьего перемножителя является первым информационным входом блока, а выход соединен с входом уменьшаемого вычитателя, выход которого является первым выходом блока, а вход еычитаемого соединен с выходом четвертого перемножителя, первый вход которого является вторым информационным входом блока и соединен с вторым входом второго перемножителя, а второй вход соединен с выходом узла вычисления синуса и с первым входом четвертого перемножителя, второй вход которого подключен к первому информационному входу блока, а выход соединен с первым входом сумматора, второй вод которого соединен с выходом второго перемножителя, а выход является выходом блока,4. Устройство по п.1, о т л и ч э ю щ е ес я тем, что коррелятор содержит три триггера. два делителя, четыре блока элементов И, рва блока элементов ИЛИ, деа регистра, блок перемножителей, блок накопления и элемент И, первый вход которого соединен с информационным входом первого делителя и является тактовым входом коррелятора, вход обнуленияпервого делителя соединен с входом установки в "О" первого триггера и является входом обнуления коррелятора, вход установки в "1" первого триггера соединен с выходом первого делителя, с входом установки в "О" второго триггера, с синхровходом параллельной зайиси первого регистра и с входом установки в "1" третьего триггера, вход установки в "0" которого соединен с выходом второго делителя, вход обнуления которого соединен с инверсным выходом третьего триггера, прямой выход которого соединен с вторым входом первого элемента И, выход которого соединен с информационным входом второго делителя и с синхроеходом последовательного сдвига первого регистра, выход которого является выходом коррелятора, а вход разрешения последовательного сдвига соединен с прямым выходом первого триггера, инверсный выход которого соединен с входом разрешения параллельной записи первого регистра, информационные входы группы которого соединены с соответствующими выходами группы блока накопления, входы группы которого соединены с соответствующими выходами группы блока перемножителей, входы первой группы которого соединены с соответствующими выходами группы второго регистра, а входы второй груйпы - с соответствующими выходами группы первого блока элементов ИЛИ, входы первой группы которого соедийены с соответствующими выходами первого блока элементов И, а входы второй группы соединены с соответствующими выходами второго блока элементов И, управляющий вход которого соединен с управляющим входом третьего блока элементов И и синверсным выходом второго триггера, первый и второй входы первого блока элементов И и первый и норой входы второго блока элементов И являются соответственно первым. вторым, третьим четвертым информационными входами второй группы 5 коррелятора, управляющий вход первогоблока элементов И ссединен с прямым выходом второго триггера и с управляющим входом четвертого блока элементов И, выходы группы которого соединены с входами 10 первой группы блока элементов ИЛИ, а первый и второй входы четвертого блока элементов И являются соответственно третьим и четвертым информационными входами первой группы коррелятора, первый и вто рой входы третьего блока элементов Иявляются соответственно первым и вторым информационными входами первой группы коррелятора, выходы группы третьего блока элементов И соединены соответственно 20 с входами второй группы второго блокаэлементов ИЛИ, выходы группы которого соединены с соотвегствующими информационными вхсдамируппы второго регистра, вход установки в "1" второго триггера 25 является входом запуска коррелятора,