Коммутационное устройство

СОЮЭ С 08 ЕТСНИХСОЦИАЛИСТИЧЕСКИХРЕСПУ 6 ЛИК Щ)С 06 Р 15/16 ОПИСАНИЕ ИЗОБРЕТЕНИЯ 4Б У 3 ский инсти доват рных вычислительныхогском ьадиотехниим. В.Д.КалмыковаВ.Р,Бартини)идетельство СССР06 Р 15/16, 1986,етельство СССР06 Р 15/16, 1988 ГОСУДМРСТВЕННЬЮ КОМИТЕТпо К 30 РПВЮ и ЦЪРИШМПРИ ГНТ СССР ВТОРСКОМУ СВИДЕТЕЛЬС(/1) Научно-исслетут многопроцессосистем прие Таганрческом институте(54) КОММУТАЦИОННОЕ УСТРОЙСТВО (5/) Изобретение относится к вычислительной технике и может быть использовано для коммутации ресурсов в отказоустойчивых вычислительных системах. Целью изобретения являетс сокращение времени корректировки программ коммутации при отказах ком мутируемых ресурсов. Коммутационное устройство содержит матричный комму татор 1, включаюций в себя ИИ коммутаторов 2, объединенных в М групп узлов 3 коммутации, группу дешифратора 4, дешифратор 5, блок 6 управ1622464 Составитель С.АверьяноваТехред Л Сердюкова Корректор О. Кравцова Редактор О.Юрковецкая Заказ 2841 Тирам 388 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раущская наб., д. 4/5 Производственно-издательский комбинат "Патент", г. Уагород, ул. Гагарина, 10116/2464 5 ления, блок / формирования адреса,М блоков 8 настройки, мультиплексор9, первый и второй регистры 10, 11,блок 12 памяти. Устройство имеетвход 13 выбора режима, вход 14 начальной установки, тактовой вход 15,вход 16 пуска, вход 1/ выбора входа,Изобретение относится к вычислительной технике и может быть использовано для коммутации ресурсов в отказоустойчивых вычислительных системах.Целью изобретения является сокращение времени корректировки программ коммутации при отказах коммутируемых ресурсов.На фиг.1 представлено коммутационное устройство; на фиг,2 - блок управления; на фиг.3 - блок преобразования адреса; на фиг.4 - блок настройки; на фиг.5 - фрагмент графа связей.Коммутационное устройсто содержит матричный коммутатор 1, включающий в себя МХИ коммутаторов 2, объединенных в И групп узлов 3 коммутации, группу дешифраторов 4, дешифратор 5, блок 6 управления, блок / формирования адреса, М блоков 8 настройки, муль."иплексор 9, первый регистр 10,35 второй регистр 11 и блок 12 памяти. Устройство имеет вход 13 выбора режима, вход 14 начальной установки, тактовый вход 15, вход 16 пуска, вход 1/ выбора входа, вход 18 выбора выхода, вход 19 адреса отказавшего ре" сурса, вход 20 адреса резервного ресурса, вход 21 адреса, синхронизирующий выход 22, И информационных входов 23 и Я информационных выходов 24.Блок 6 управления (фиг,2) содержит первый и второй счетчики 25 и 26, первый, второй и третий триггсры 27-29, с первого по двенадцатый элементы И 30-41, первый элемент ИЛИ 42, пер 50 вый элемент ИЛИ-НЕ 43, второй элемент ИЛИ 44, второй элемент ИЛИ-НЕ 45, элемент НЕ 46 и имеет входы А 1-А/ и выходы В 1-В 12.Блок / формирования адреса (фиг.3) содержит дешифратор 4/, с первого по шестой мультиплексоры 48-53 и имеет входы С 1-С 8, вход С 9 адреса отказав-вход 18 выбора выхода, вход 19 адресаотказавшего ресурса, вход 20 адресарезервного ресурса, вход 21 адреса,синхронизирующий выход 22, И информационных входов 23, М информационныхвыходов 24, 3 з.п. ф-лы., 5 ил шего ресурса, вход С 10 адреса резервного ресурса и выходы Э 1-Р 6.Блок 8 настройки (фиг,4) содержит узел 54 памяти, элемент ИЛИ 55, элемент И 56 и имеет входы К 1-К 9 и выходы К 1-К 4.В работе предлагаемого коммутационного устройства могут быть выделены пять режимов. В ходе режима "Подготовка" готовятся к загрузке (частично обнуляются) узлы 54 памяти всех блоков 8. При работе устройства во втором режиме "Загрузка" осуществляются загрузка программ коммутации ресурсов в узлы 54 памяти во всех блоках 8 и загрузка адресной информации в блок 12 памяти. В режиме "Настройка" соответствующая программа коммутации загружается в матричный коммутатор 1, что обеспечивает установление требуемых коммутационных связей, По завершении режима "Настройка" устройство готово к работе в режиме "Обмен", в ходе которого осуществляется передача информации через матричный коммутатор 1 с входов 23 на выходы 24. При отказах коммутируемых ресурсов с целью сохранения работоспособного состояния структуры осуществляется корректировка программ коммутации, для чего предусмотрен режим "Корректировка".Устройство работает следующим образом.Импульсом начальной установки, поступающим на вход 14 устройства, при" водятся в соответствующие исходные состояния счетчики 25 и 26 и триггеры27-29. Выбор режима работы коммутационного устройства осуществляется кодом, который задается на вход 13. При работе устройства в режиме "Подиготовка в соответствии с задающим кодом на входе 13 на первом выходе дешифратора 5 формируется логический сигнал высокого уровня, который, воэ516/24 действуя на вторые управляющие входы узлов 54 памяти блоксн 8 через элемент ИЛИ 44, определяет для них режим записи и обеспечивает управление записью информации, поступающей на5 информационные входы узлов 54 памяти, воздействуя на их первые управляющие входы стробирующими импульсами, поступающими с выхода В 5 блока 6 управ 1 ления через элементы ИЛИ 55. При этом1 на перные информационные входы узл в 54 памяти блоков 8 с выхода элемента ИЛИ-НЕ 43 блока 6 поступает логический сигнал низкого уровня, что идентифицирует всю инфсрмацию, заносимуюузлы 54 памяти как недействительную, чем фактически аннулируется процедура очистки памяти. Выбор очищаемой области памяти осуществляется20 по адресу, который поступает на вход 21 устройства и далее на вторые адресные входы узлов 54 памяти блоков 8 и фактически определяет номер фрагмента настройки матричного комму татора. При наличии сигнала на синхронизирующем выходе 22 устройства, который определяет готовность устройства к работе, импульсом "Пуск", поступающим на вход 16 устройства, осуществляется запуск устройства на выполнение процедуры Подготовка При этом на выходе триггера 28 блока 6 устанавливается логический с.гнал высокого уровня, который открывает элемент И 39 в блоке 6.Тактовые импульсы, поступающие на вход 15 коммутационного устройства, через открытый элемент И 39 в блоке 6 воздействуют на вход синхронизации счетчика 25 в блоке 6, что обеспечивает формирование адреса, который через мультиплексоры 52 и 48 блока / поступает на вторые адресные входы узлов 54 памяти блока 8. Кроме того, тактовые импульсы через открытый элемент И 31 поступают на выход В 6 олока 6 управления и далее через входы всех блоков 8 настройки и элементы ИЛИ 55 на первые управляющие входы узлов 54 памяти, что обеспечивает непосредственно запись информации. При появлении на выходе переноса счетчика 25 блока 6 логического сигнала высокого уровня, который. через от 55 крытый элемент И 30 и элемент ИЛИ-НЕ 45 поступает на синхрониэирующие входы триггеров 28 и 2/ блока 6 и устанавливает на их выходах состояния ло 646н 1 1гич е с них сигналов 0 и 1 соотв е т с тн е н но , формирование адр е с ных кодов и соответствующих сигналов управления записью завершается , ч то об е с пе чив а- ется запрещением р а бо ты элемента И 3 9 блока 6 . Поя нле н ие логического си г нала высокого уровня н а выходе 2 2 устройства определяет , что область памяти , соответствующая выбранному номеру фрагме и та настройки матричного коммутатора 1, очищена и к омму та цио нное устройство готово к д ал ь н ейшей работе . При необходимости процедура подго т овки может бить и о з о б н онле н а после сме ны адреса , с оо т в е тс тв ующе го номеру формата настройки матричного коммутатора 1, После з а нер шения очис тки областей узлов 5 4 памяти блоков 8, соответствующих всем используемым фрагментам настройки матричного коммутатора 1, ра б о та коммутационного устройства н режиме Подготовкаможе т быть завершена . Подготовка о бла сти памяти , соответствующей одному фрагменту настройки матричного коммута тор а , завершается з а п тактов .При работе н режиме " Загрузка " на вход 1 3 устройства подается с о о тв е тс т вующий к од , ч то обеспечивает появление логического сигнала высокого ур о в ня на первом входе элемента И 3 2 блока 6, на первом входе элемента И:1 И 4 2 и далее на первом входе элемента И 3 8 блока 6 и на управляющих входах мультиплексоров 5 2 и 5 3 блока / . Кроме того , логический сигнал высоо к о г о уровня появляется на втором н ходе элемента ИЛИ 4 4 блока 6 и дале е на первом управляющем входе блока 1 2 памяти и н а вторых упр авляющих входах узлов 5 4 памяти блоков 8 , что обеспечивает работу их в р ежиме записи информации . На входе 2 1 ус трой с тв а задается адрес , соответствующий номеру загружаемого фрагмента настройки матричного коммутатора 1, ко" торый поступает н а первый адресный вход блока 1 2 памяти и на вторые адр е с ные входы узлов 5 4 памяти в о всех блоках 8 , на входе 1 7 устройства устананлив ае тся адрес входа матричного коммутатора 1, который через мультиплек соры 5 3 и 50 блока 7 поступает на второй адрес ный вход блока 1 2 памяти, а через мультипл ек с ор 4 9 - н а вторые информационные входы узлов 5 4 памяти в о н с ех блоках 8, на первые информационные входы которых посту 1 б 724 б 4пнет с выхода ,Ока б логцческиц сигц; л выского упоггя, Оцреде.ггяющий достсзерцесть з"гружаемоц информации, На входе 18 ус.Оойства у тацацлццается адрес выхода .агрцчцого ком:утатора.с 1 орььпроходя через муцьтиплксор 51 блок /, поступает ца инфсрла 1 Иоццыгх Д слоса 12 ц;1;Ятг ц, проходя мультиплексор 52 блока /, гостг.ет ца первый цнформаццоццый вход ггьиплексг р 1 -8, С в:, сода лульт 1- сг 1 гэк р;1 -.", 1 о , г 1; таршх р 1 эр 5 ДОВ кода ядгЕса кхода матричцого коммутат,Р." 1 ГОСТ э Г Ца:ЦфОРМ"ЦИОЦНЫЕ Вк,ггЫ дгз 1 1 р.тора 4/ца улрацЛягягп 1 г якад г".1,т,цлксора 9, а 1 о 12 п МладгГя раэрядг;г .Ода адрЕСа ггоотупал ца . ".с, адресцье входы узлов 54 ПаЛЛт 1 г,1 О С В Я. ПОСЛЕ ЗцгВСНШЕИЯ ПР Ц , "Ет И гКЦ а/РЕСОВ ЗХОДОВ и цг;:Ог ма Рцчгогс: кс,гглгртатоРа 1, "Ост. с-.тс: /.:;,щгг;, гПограммцруемой точке гсолут,1 ц . 1 цг)1; наличии лоического .И ц 1 Лц цгГг"Э,рОВНя ца ВЫХОДЕ 2 25г г устройст . 51 тгуасом ГЬ ск осуществ,:гЕтС 5 ЭаГРУ г;а ггнф:,ГМагг "., СООтВЕСтУЬ.,;, ,- .,",й ТОЧКЕ ОМвгг таГИИ, г 1 Г,г,г,;.Я" Ц , ЭЕЛ.;1 - ЭМЕР-: ц логи; пс.й сггг: 1 л пивного уров- ЦЯ, Ог;,. Щкй От.Утет 11 ИС 1 ОтОННОСТИ ЧСт;О 1 и т .: К ЦР,ЕМ" ЦгфОРМаГИгг,ф 35 на в.:гг:ра 28 устанавливастсяГОГА,.СКЦ: СГГЦа.г ВЫСОКОГО УРОВНЯ, который Откр вант элемент И 39, С выхо/са э;ге.;г,гта , 39 тактовый импугьс пос 1 упае 1 на управляющий вход дешифратора 4/ и далее с сго - о вьгхода через согтпетствуюи элемент ИЛИ 55 На ПЕрвшй уцран:ясггггцй ВХОД уЛа 54 1 гаЛтгг, Ч М бгСгЕЧИВаЕт ЗаНЕСЕНИЕ В нег .Оотэететвующец ццфорлации.- Кроме тог, тактовый иг,льс ерез с.ткггггыи элг мент И 38 поступает ца второй уп, .ц яСй вход блока 12 памяти, ЧЕМ Обвегвч;цг ."т ЗацЕСЕцИЕ Э ц,.цс ИН- формаци. Потупая через открытый э.ггемент 1 3 и эг емент 15111-НЕ 45 ь.1 синхро 1 ируюгу.е входь триг ерог 2/ и 28 г. вз импульс своим задним фРОНтОМ Узтаца;,гГВаЕт ИХ В СОСТОЯНИЯ высоко;О и вэкого уровней соответст-,.55 вен: О, .то, закрывая элс мент И 39, завершает ввод адреса точк. кол утации и индицирует готовность устройства к загрузке гадреса след гнппей точки коммутации, На входах 1/ и 18 устройства устанавливается адрес следующейсвязи, и процедура загрузки возобгг, гновляется импульсом Пуск , поступающим на вход 16 устройства После завершения загрузки адресной информации о всех связях выбранного фрагмента программы коммутации на входе 21устроиства устанавливается номер следусщегО фрагмента программы коммутацчи, после чего пггоцедура загрузкиможет продогссаться аналогично,При работе в режме "Настроцка"на вход 13 устройства подается соответству.о 11 Ий 1, ОД, ЧтС Обесцечива .т появление на третьем чьгсоде дешифр,;тораглогического сигнала высокого уровня, когорьп Открывает элементы И 33,34 и, проходя через элемент ИЛЧ 55всех блок в 8, вьбирает все узлы 54палгти, На ход 21 устройстьа подается адрес фрагмента црогр;.ммы коммутации, соответствующий выбранному фрагецту ,астройки матричного коммутатсра 1 При на.шчии;огического сигцала высокого грс ьы ца выходе 22 устройства процедуоа цстройки матричного коммутатора 1 начича.тся имцульггм 1 гускпос Гу ггвгщим ца ВХОД 1 0гСт 1 ОйСтЬа, ПГгг Э; ОМ т;КтОВЫЕ ИМПуЛЬц коды адрес в форьцруется в 6 гоке б упр 1,элеия аналогично режимуПодготовка".С выхода В 5,1. блока б уп"равлс н я адресные коды, представляющие собой адреса выходов групп узлов3 коммутации, поступают на адресныйвход матричного коммутатора 1 и далеечерез первые адресные входы группузлов коммутации на первые адресныевходы коммутаторов 2 г Кроме того,указанные адресные коды через мультиплексоры 52 и 48 поступают на первыеадресные входы узлов 54 памяти блоког, 8, которые установлены в режимчтения логическим сигцалом низкогоуровня, поступающим с выхода элемента ЖИ 44 ца цх вторые управляющиенходы. По каждому цз адресных ,содов,сфор,"гированных блоком б управления,из узлов 54 памяти выбирается информ ия Об адресе входа соотэстствующего коммутатора и признак достоверности выбранной информации, причемня 1 рньпс выходах узлов 54 памятиформируется признак достоверностивыбранной информации, на вторых выходах узлов 54 памяти формирустся адреса 1,:одов мар чного коммутатора 1.Прц наличии логического сигнала высокого уровня на первых Выходах узлов 54 памяти, определяющего достоверность выбранноц ийформапии, соответст вуюг 1 ие подключенные к ним элеменгы И 56 открываются и пропускают тактовый импульс, гоступающий с выхода элемента И 34, открытого логцчгским сигналом высокого уровня, поступающим с третьего выхода дешифратора 5,- Тактовый импульс с вь 1 ходов элементов И 56 поступает на первые унравляюцие входы коммутаторов 2 и стробирует установление в соответ твующих коммутаторах коммутации, Если считьваемая из узлов 54 памяти информация сопровождается значением признака, соответствующи;1 недостоверности информации, установления связи В соответствующей группе узлов 3 коммутации не происходит, Тактовъъй импульс задним фронтом осуществляет инкрементирование счетчика 25, после чего процедура установления следующих 25 коммутационных связей осуществляетс я аналогично. При Выполнении п - го такта настройки матричного коммутатора 1 на Выходе переноса счетчика 25 формируется логический сигнал 1 ысокого 30 уровня, который, проходя через открытый элемент И 33 и через элемент И.1 И-НЕ 45,. задним фронтом уст; авливает на выходе триггера 28 логическии сигнал низкого уровня которыи закрывает элемент И 39, и кроме того, устанавливает на выходе триггера 2/ логический сигнал высокого уровня, который, поступая на выход 22 устройства, устанавливает готовность комму тациОннОГО устройстВа к Выполнениюпоследующих процедур подготовки, загрузки или обмена информацией через матричный коммутатор 1.При работе в режиме "Корректировка" на вход 13 устройства подается соответствующий код, что обеспечивает появление на четвертом Выходе де 111 ифратора 5 логического сигнала Высокого уровня, который открывает элементы И 35, 36 и 3/ и, поступая на вторые входы элементов 1 НИ 42 и11 ЛИ-НЕ 43, устанавливает на их выходах логические сигналы соответственно высокого и низкого уровней. На входе 21 стройства задается номер фрагмента настройки матричного коммутатора, подлежащий корректировке, который по ступает на первый адресный вход блока 1 2 памяти ц н 11 11 тор 1 Р лдре с 11 ъ 1 е входы узлов 54 памяти На Входы 19 и 20 устройства подаются адреса соответственно отказавшего ц резервного ресурсов. Кроме того, на Вторые управляющие входы уз.11 в 54 памяти и на первыи управляющ 11 й вход блока 12 памяти с выхода элемента 1 Ы 1 поступает логический сигнал низкого уровня, обеспечивающий режцм чтения узлам памяти. При наличии признака готовности на выходе 22 устройства реализации режима Корректцровка начинается подачей на вхол 16 сигнала "Пуск", который через открытый элемент И 3/ поступает на вход синхронизацю 1 счетчика 26, что обеспечивает установку на его информационных Выходах управляющего кода, "зашитого" на соответ- ствующих информационных входах. Прц этом с выходов мультиплексора 48 на соответствующие гходы блоков 8 настройки подается адрес выхода матричного коммутатора 1, соответствующий номеру отказавшего ресурса, на управляющий вход мультиплексора 9 с выходов мультиплексора 48 подается адрес группы коммутаторов 2, соответствующей Выбранному выхоцу матричного коммутатора 1, а на первый адресный вход блока 12 памяти с выхода мультиплексора 50 подается адрес входа матричного коммутатора 1, соответствующий номеру отказавшего ресурса. На информационные входы узлов памяти при этом поданы логические сигналы низкого уровня с выходов мультиплексоров 49 и 51. Кроме того, импульсом Пуск" осуществ ляется установка триггеров 27 и 28 соответственно в состояния низкого и въ 1 сокого логических уровней, При этом тактовый импульс через открытый элемент И 39, управляющий вход дешифратора 4/ и соответствующий элемент ИЛИ 55 поступает на пегвъъ 1 управляющий вход соответствующего узла 54 памяти и осуществляет считывание аг,реса входа матри 1 ного коммутаторасоответствующего отказавшему ресурсу, которъВ 1 через мультиплексор 9 поступает на цнформационнъ 1 й вход регистра 10, Кроме того, указанный тактовый импульс через открытый элемент И 38 поступает на второй управляющий вход блока 12 памяти и осуществляет считывание соответствующего адреса въВ 1 ода матричного коммутатора 1, который поступает на информационныйрсо.;,: ер.ео:-: ресурса заносится сод 11 зег.лз" рсгис":ра 10, а н ячейку б.н к; ,2;,емят, ,бранну 1;, соо- не.с.ве,и срос, 51 . еэервноо ресурса" 1, нтс:. соеркмое регистра 11,ОС,1- - Э ИЬ 1;рОНТОрЕТЬС:иь 5",11.Ос. ее 1 эетсяс-,.Т 1 ика бС бсс: ".11.1 ,С 1 ЕГСГВ;с 5.ТЛЕНЕ 511 5 О Ко , Н 5 , ПОглкс Е.Х гк.,ах ес ьт,О.соров -Р .5. Пе чет Г" . "ОВСУ ЕМ 11 УГЬСУ Б ЧЕЙКУ с. ".те т , уэ, а 54 5 амкге, выбр; 1 1 н .:э соцерлсим.регистра 11, эае. 1.а се:г с р.эерьного ресурс;, В я Еейку блока 12 памяти, выбраню 5 по с держмому рег;стра 10, занс с 1,;, адр - , езе;ного ресурса К 1 оме ого, по легвер гому тактовому мпусу на вьходе ереполнения счетчика 26 смрмируется импу ьсные сигналыс:;: ;5 уровня, кот.рый, и оодя ЕЕЕЭ 1, ГЫТЫЙ Э Эьл 1 т 4 1,:;" -.НМЕНТ 1 И:н.ен адниФронтом устанан Евает тр;Есгеры 2 и 2 ь ссстоя- ИН С О 1 БЕГСТЗЕЕ 1 НО Вы(.1:";О ..1 Н 1 ЭКОГОл 111 ек 51 ои, - 11 ч 1 ,1 лед 1 яет заьершенне корре.тировки г.-.кущего Фраг лен 5 а и готовность устроиства к.ьголнени 1 ксрек 1 ро:,ки .л уцего Фрагмс Га нсэройк 1 матр: ног","оммутатсра 1. Заало крр.к 515 вне саждого след щего фрагмента к,легутациинач нас гся .Одаее им;лса .-ачаль- НОЙ уетаНОВКИ На 11 Од -, :ОММутаЛИ инсго устройства и осуэ 1 естнльется ан 5- ЛО ГИ 1 ЕС 1:ЛНр МУ 254050 11 16/24 б вход р:":стра 11 Сгробероанее записи информацеп 1 в Гегистры 10 и 11 осуще.нляетсе задним р 5 тое тактового имульса, который поступает.на управляЕние входы р .Истрон 10 и 11 с ды 5 хода элемента 111 41, Крселе того, зад" "им Фронтом п.рвогс 1 тактовоо импульса осу:ествляется установка триггера 2" в состояи высокого логического уровня, чтс об;.спечивает режим записи дле 1 лока 1 Н, 5 лт и уэло 54 памяти, Р г: рьм актов.и мпу."ьом в соответстесии " ус", а о л иными адресамвыбрани 151 еки ":мяте блока2 амяти и15 уз;о 54 пам" ги обнуляснинкремен.,уетс з ссдс и мое с:ет ика 26, что Ме. пе 551 н: еимене ние управляющегокода на пр,н,я;цх входах муль 1 плексоро 43-51 11 о - . ре г. ему тактовому 20 ел су г вьгбп,:.Игл ячейк памятиуз; с.: 54 нГ. с.о ото-вии с адВ качестве примера рассмотрим процедуру корректировки списка связей,реализуемых коммутационным устройством, для Фрагмента графа связей(ФеГ,5) призамене отказавшего ресурса 3 резервным ресурсом 5 Длясохранения работоспособного состояниясистемы межресурс 1 ее счяэи (3, 1) и(4, 3) должны быть разомкнуты, а связи (5, 1) и (4, 5) должне 1 быте установлены для проведения укаэанной корректировкиписка связей, при этомвьгслнянуся следущие 5 перацииС НтВал 1 адрССсн т 1 ЧЕК КОММутации из узлов 54 памяти 1 блока 12 памяти по адресу отказавшего ресурса 311с постедущие обнулен-.ем содержимого выбранных ячеек, что ныэывае,рэзрьг связей 3, 1) и (4, 3).Запис. н узлы 54 пам;15 И и блок 1"памяти пс адресу резервного ресурсг5 ссГ 1 ер 5 неого регистров 10 и 11 соот5 етственно, что обеспечивает установку коелелутацоннои связи (4, 5) .:аписе. 5 соответстукесий узел 54па:яти по адресу 1 из регистра 11адреса р з ернс го ре сурсе 5 и эап лс 1 ь блок 12 памяти по адресу 4 иэ регистра 10 адрес.а реэер:нс 51 о рес рса5, что обесгеивает установку комму"- ционной связи Е,5, 1),Тассел образом, корректировка программы коммутации, соответствующейодному фрагменту настройки матричногосоелутатора, в предлагаемом устройстве может быть выполнена в течениечетырех тактов.Ф о р и у л а и э о б р е т е н и я1 Ксммутационное устройство, содержащее матричный коммутатор, состоящий иэ 11 групп узлов коммутации, содержащий в кандой группе к коммутаторв, группе дешгфра.торов, причем М 5 нформационных нходон и 11 информа ионных еыходов матричнОГО коммутатс) ра яв.янтся информационными входами и выходами устройства соответственно о т л и ч а н щ е е с я тем, что,Еге.ьн уекорения корр ктировки программ ксммутации при отказах коммутируемых ресурсов, в устройство веедены, дешифратор, блок управления, бл к Формирования адреса, 11 блокон настройки, мультиплексор, первый и нторой регистры, блок памяти, причем вход ВЕГЗОРа РЕжИЕла Ует; ОйСтна СОЕДИНЕНвходом дспифраторд, первый, второй,третий и чтвертьп вх 1 д которогоподключены соответственно к первому,второму третьему и четвертому 1 хсдам5блока управ.че 1 я, пятьп, шестоц иседьмой входы которого сел 1 еь сВхода: цэчальцо установки тактовым входом и входом пуска устройства соответственно, первьп, второй и третий выходы блс ка управления подключены соответствеца к первому, второму н третьему входам блокд фор.равдия адреса, четвертый вход кот рога объелнец с адрес:ым вколол мэтр 11 ао коммутатора и подключен к четвертому вьгходу блока упр,"пения, первые, вторье, третьи и четвсрт е входы всех блоков настройки соответственно объединецы и подключены к пятому, шестому,20 седмому и восьмому Выходам блокауправления соответствено, девятый выхо, блока управления соедццен с первым у рдвляющим входа. блока памяти и подключен к пятому входу всех бл. - 25 ков настройки, шестые, седьмые и восьмые входы которых соответственнообъединены и подклк чсцы соот етственно к первому, второму и третьему выходам блока формирования д,ресау 11 я 3 О ьп 1, ш.стой, седьмой и Восьмой входы которого соединены соответственно с входом выбора входа, входом в:" орд выхода, входом адреса отказавшего ресурса и входом адреса резервного ре 35 сурса устройства, первьпдресный вход блока памяти и девятье входы всех блоков настройки объединены и подключены к входу адреса устройства, первые входы каждого д-га (1 =- 1 ) 40 блока настройки соедицецы соответственно с 1-ми управляющими Входами первой группы матричного коммутатора, каждые 1.-ье управлл 1 пие входы второй группы которого подключены к выходам 1.-х дешифраторов группы, соединенных своими входами с вторыми выходами 1.-х блоков настройки, третьи выходы каждого 1-го блока астройки подключены к 1.-м адресным входам группы матрич 50 ного коммутатора, четвертые выходы каждого 1-го блока настройки соедиы с 1.-ми информационными входами мультиплексора, управляющий вход которого подключен к четвертому выходу55 блока формирования адреса, пятый выход которого соединен с информационным входом блока памяти, а шестойвыход подключен к второму адресному еходу блока памЯт 1 второ упрэвляО- щий вход котарога соединен с десятым выходом блока упрдвлс ция, од 1 надотп вьхад которого псдслняец к синхгнзирующему выходу устрсйстнд, адвенадцатый выход саедцец с упра 1 ляющими входами перва. а и Втар 1 го реГнетРОВ, ВЫХаДЫ КатОРЫХ Пс;1 КЛЮЧЕНЫсоответствецно к Входам адреса откдзэвпего и резервного ресурсов блокаформирования адреса, 11 формэцоцньпвход первого регистра соединен с выходом мультплессора, 11 формавоццыйвход второго регистра падк;ючен к выходу блока памяти, каждый -;" (з.=1,М)ицформационньп вход матричного коммутэтсрд подключен .-му информационномувходу всех групп узлов коммутации исоединен с информацион 1 ьь входом 1.-гокоммутатора каждой группы узлов коммутации, выходы всех косутаторовкаждой 1.-й группы узлов коммутацииобъедицень и подключены к выходу -йгруппы узлов коммутэц, который подключен к 1.-у ицформациоццому выходуматричного комутатора, адресцьп входкоторого подключен к первому адресному входу Всех групп узлов коммутациии соединен с первьп адреснп входами всех коммутаторов каждой .-й группы узлов коммутации, вторые адресныевходы всех коммутаторов каждой 1.-йгруппы узлов коммутации подключены квторым адресным входам 1.-й группыузлов коммутации и соединены с 1.-адресным входом группы матричногокоммутатора, каждые -тые управляющие входы первой группы которого подключены к соответствующим первым управляюпим входам 1.-й группы узловкоммутации и соединены с первыми управляющими входами всех коммутаторов1-й группы узлов ко.утаци, каждый-тые управляющие входы второй группы матричного копутдтара подключенык управляющим входам -и группы узловкоммутации и соединены с вторьи управляюпими входами всех коммутаторов-й группы узлов коммутации,2. Устройство по п.1, о т л ич а ю щ е е с я тем, что блок управления содержит, первый и второй счетецки, первый, второй и третий триггеры,первый - двенадцатый элементы И,первый элемент ИЛИ, первый элементИЛИ-НЕ, второй элемент ИЛИ, второйэлемент ИЛИ-НЕ, элемент НЕ, причемпервые входы первого и второго эле 15 16/2464ментов И, перв)го элемента ИЛИ-НЕ и второго элемента ИЛИ объединены и подключены к первому входу блока, Второй вход которого соединен с пер 5 вым входом третьего элемента И, первого элемента ИЛИ и вторым входом второго этемента ИЛИ, третий вход блока соединен с первым Входом четверто:о и .итого элементов И, четвертый вход б.тока с.оединен с первым Входом 1 стоо, седьмого, восьмого и пятого элементов И и вторыми входами пе; Восо элемента ИЛИ-НЕ и первого элемента И 171, .хо,т, пе-ного элемента ИЛИ подклю .н к );ервому вхсду децятого эленел-, И н третьему выходу блока, пвтьгй вход которого соединен с входом устав вки В "1" первого тригнл гера, с ахДав установки В О второго и т еть. го триггеров т) первого и второо сц,.ТчикОВ шестой ВхОд блока Гтоть,юен к первому входу десятоо :е;:енса И, выход которого соединенвгорьт входом второго, третьего,25 пятогс, сеьмого и девя гсго элементов Исчетны ходом первого счетчик седьмой вх д блока у.равпениясоед.: ;.1 д; т уста;товкц в "0пер- В. г т; р;, с входом установки вс) св " р1 опт.лр тен кр и, Г; .мого "неметта И, ВЫХедО:Г СОС,;НСН С ВХОДСВ) с.ттчхроь: )цт:и . Тор)го сче ) ч,.;,а, под.".Мц ) О О . НК С цЕТ.ЫМ ВквСн) К ВЫ15 х)ду линнДаигс. элемс:нта И, первый вх 1 л ьо го)от о "ое "инен с выходом с-;.дь:";): . эл-и и;а И и выходом элемена .ыход элеь, ,та НЕ соединен с вх.)док синхрониэа.ии третьего тригге 40 ра ц;.ервым в)содом двенадцатогс элемента И, в)орой вход когор)го подклюен к инверсно)у вьсходу третьего т;)иггера, прямой вьхол к гсрого со-,един )н с Т 1)с.тьим Входом второго элемента ЖП 1 и подключен к Второму входу одиннадцатого э темента И, информасданные вч:.с)дь лергогс ) вгзрого счетцнтсов полкзоцн оответствснно к первому и Втором, вГхс)да блока50гьтход переноса Второго сче Гчика под клктцен к второ. у входу шес.того элемента 11,. соединенного своим выходомС ПЕРВ). ВХОГОМ ВтОРОвО Э,ЕМЕНтаИП 1-НЕ, вторсР, третий и четвертыйвходы ктор" го подклкцены с)Огветст 55венно к выходам первого, третьего и четвертого элементов И, выход Второго элемента ИЛИ-НЕ соединен с Входами синхроннзаии первого и второго триггеров, выход второго триггера подключен к второму входу десятого элемента И, выход первого элемента Ю 1 И соединен с третьим выходом блока, четвертый выход которого подключен к информационному Выходу первого счетчика, выход переноса которо о соединен с вторыми входами первого и четвертого элементов И, пятый и шестой гыходы блока подключены к выходам пятогс и второго элементов И, седьмой Выход блока подключен к выходу первого элемента ИЛИ-НЕ, восьмой выход блока соединен с третьим входом блока упранл ния, девтый, дссятьттт, одиннадцагый н двен:.,цатые выход. блока подключены соответственно к выходак второго элемента ИЛИ, девятого элем;нта И, десятого элемента И и двенадцатого элемс та И, информационные входы первого и третьего триггеров и первый информационный вход второго счетчика "оединены с источником логичестсой единицы устройства, информатионный вход Второго триггера и вто 1)ОЙ Рнформационнт;тй ВхОд Второг 0 счет,.ка соединсн с и.точникс.м логического нулч устройства3, Устрсч;с во ттст;. 1, о т л иа ) щ е е с л тем, чтс бгок форми)т)ания адрес содержит дешифратор первый "щестои мультиплексоры, причем первьь: вход блока соединен с управляющим вхсдо т дешифратора, выход которого подключен к первому выходу блока, соединенного своим вторым входом с управляющими входами первого - четвертого мультиплексоров, упраэляющтте входы пятого и шестого мультитлексоров объединены и подключены к третьему входу блока, четвертьК Вход которого соединен с первьми информационными входами пятого и шестого мультиплексоров, выходы которых подключены соответственно к первым информационным входам первого и трест его мультиплексорс 1 в, пятый вход блска соединен с вторым информационным входом шестого мультиплексора и подклточен к первому информационному Входу второго мультиплексора, второй выход блока соединен с выходом 1 о и мг адлих разрядов первого мультиплексора. выход второго мультиплексора соединен с третьим выходом блока, подключенного своик шестым входом к второму информационному входу пятого1 б/2464 Фиа 7 мультиплексора ц первому ицфармациоцному входу четвертого мультиплексора, четцертьп нынад блока и информационный вход дешифратора подключены к выходу 1 а И старших раэрядон первого5 мультиплексора, выход четвертого мультиплексора подключен к пятому выходу блока, соединенного своим седьмьп входом с вторым информационным входам первого мультиплексора и подключенного к второму информационному входу третьего мультиплексора, соединенного своим выходом с шестым выходом блока, восьмой вход которого пад, ключен к третьим информационным входам первого и третьего мультиплексоров и соединен с вторыми ицфармгционцымц входами второго и четвертого мультиплексоров, вход адреса отказавшего ресурса блока подключен к третьему и четвертому информационным входам соответстненца второго и третьего мультиплексоров, вход адрес"; реэерннага ресурса блока соединен с третьим ицфог мационным входом четвертого мультиплексора и подключен к четвертому информационному входу первого мультиплексора, четвертый и третий информационные входы второго и че; ертаго мультиплексоров подключены к источнику логического нуля устройства. 4, Устройства па п.1, а т л и ч г ю Ш е е с я тем, что блок настройки содержит узел памяти, элемент ИЛИ и элемент И, причем первый вход блока соединен с первым входом элемента И, вьхад которого подключен к первому выходу блока, второй нход которого соединен с первым входом элемента ИЛИ, подключенного своим выходом к первому управляющему входу узла памяти, первый информационный вход которого соединен с третьим входом блока, подключенного четвертым входом к второму входу элемента ИЛИ, пятьп вход блока подк,чюче к второму управляющему входу узла памяти, третий вход элемента ИЛИ соединен с шестым входом блока, первый выход узла памяти соединен с вторым входом элемента И, седьмой, восьмой и девятьп входы блока подключены соответственна к первому адресному, второму информационному и второму адресному входам узла памяти, выход 1 ад д старших разрядов узла памяти соединен с вторым выходом блока, выход 1 оц,И младших разрядов узла памяти подключен к третьему выходу блока, второй выход узла памяти подключен к четвертому выходу блока.