Устройство для возведения в степень (его варианты)

(192 Я 0 06 Е 7 552 ТЕНИЯ ЕЛЬОТВ АВТОРСКОМУ 8-2 мичес ОСУДАРСТВЕННЫЙ НОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙОПИСАНИЕ ИЗО(56) 1. Авторское свидетельство СССРР 425175, кл. 0 06 У 7/552, 1972,2. Авторское свидетельство СССР9 656056,кл.с 06 Р 7/552, 1976(прототип) .(54) УСТРОЙСТВО ДЛЯ ВОЗВЕДЕНИЯВ СТЕПЕНЬ (ЕГО ВАРИАНТЫ),(57).1. Устройство для возведенияв степень, содержащее регистр основания, вспомогательный регистр, блокуправления и регистр результата, выход которого является выходом устройства, отличающее с я тем,что, с целью повышения быстродействияв него введены регистр сомножителя,регистр показателя степени, блок умножения, два коммутатора и дешифратор нуля, а блок управления содержитфбррлирователь импульсов, три .триггера, девять элементов И, пять элементов ИЛИ, шесть элементов задержки,два элемента НЕ, элемент 2 И-ИЛИ, при.чем инверсный выход первого триггера соединен с первыми входами соответственно первого и второго элементов И, вторые входы которых подключены к выходу третьего элемента И,первый вход которого и первый входчетвертого элемента И подключенык входу сдвига регистра показателястепени и через формирователь импульсов к выходу первого элемента ИЛИ,первый вход которого объединенс первым входом первого триггера иподключен к выходу пятого элемента И, первый вход которого черезпервый элемент задержки соединен свыходом первого элемента И и с первым входом элемента 2 И-ИЛИ, второйи третий вход которого соединены с выходом дешифратора нуля и черезпервый элемент НЕ с вторым входомпятого и первым входом шестого элементов И, второй вход которого и четвертый вход элемента 2 И-ИЛИ подключены к выходу седьмого элемента И,первый вход которого соединен спрямым выходом второго триггера,.инверсный вход которого подключенк первому входу восьмого элемента И, второй вход которого и первыйвход девятого элемента И соединенысоответственно с инверсным и прямымвыходами третьего триггера, первыйвход которого и первый вход второгоэлемента ИЛИ подключены к выходувторого элемента И, второй входтретьего элемента И соединен с вы- фходом младшего разряда регистра показателя;степени и через второй элемент НЕ со вторым входом четвертого Сэлемента И, выход которого соединенс вторыми входами второго элемента ИЛИ и третьего триггера, третийвход которого объединен с первымвходом третьего элемента ИЛИ и черезвторой элемент задержки соединенс выходом девятого элемента И ипервым входом второго триггера, второй вход которого через третий элемент задержки соединен с выходомшестого элемента И и с первым входом четвертого элемента ИЛИ, вторымвходом соединенного с выходом пятого элемента И, выход третьегоэлемента ИЛИ соединен с входом запуска блока умножения, выход второгоэлемента ИЛИ через четвертый зле Вфмент задержки соединен с вторымвходом третьего элемента ИЛИ и непосредственно - с первым входомпятого элемента ИЛИ, вторым входомподключенного к выходу девятого элемента И, второй вход которого и третий вход восьмого элемента И объединены с вторым входом седьмого эле 10769051076905 оставиехред едак га Тираж 699нного комит ений и откр 35, Раушска Подпис и н 4/5 ППП "Патент", г.ужгород, ул,Проектная, 4 л 750/46 ВНИИПИ Государстве по делам изобьет 113035, Москва, Ж ель Н,Шелобанова ,Легеза КорректорО.Биламента И и подключены к выходу сигна- ла конца умножения блока умножения, выход третьего элемента задержки блока управления соединен с первым входом обнуления регистра результата и подключен через пятый элемент задержки к второму входу первого элемента ИЛИ и первому входу разрешения записи первого коммутатора, третий и четвертый входы первого элемента ИЛИ соединены соответственно с выходом восьмого элемента И.и шестого элемента задержки, вход которого подключен к входу запуска устройства и к второму входу разрешения за писи первого коммутатора, выход шестого-элемента задержки объединенс вторым входом первого триггера и подключен к входу разрешения записи регистра показателя степени, вход которого соединен с входом показателя степени устройства, а выход - с входом дешифратора нуля, выходы второго и четвертого элементов задержки подключены соответственно к первому и второму входам разрешения записи второго коммутатора, первый информационный вход которого непосредственно, а второй через регистр сомножителя и информационный вход вспомогательного регистра подключены к вы- . ходу регистра результата, выход вспомогательного регистра подключен к первому информационному входу пер. вого коммутатора и к входу первого сомножителя блока умножения, вход второго сомножителя которого соединен с выходом регистра основания, первый и второй управляющие входы которого подключены соответственно к выходу обнуления блока умножения и выходу пятого элемента ИЛИ блока управления, выходы четвертого элемента ИЛИ и элемента 2 И-ИЛИ которого соединены соответственно с входом разрешения записи регистра сомножителя и выходом окончания операции устройства, выходы второго и первого коммутаторов соединены с информационными входами соответственно регистра основания и регистра результата, второй вход обнуления которого подключен к первому управляющему выходу блока умножения,второй управляющий выход которого соединен с третьим входом разрешения записи первого коммутатора, второй и третий информационные входы которого подключены соответственно к входу основания устройства и четвертому управляющему выходу блока умножения, пятый управляющий выход которого соединен с входом разрешения записи вспомогательного регистра.2. Устройство по и, 1, о т л ич а ю щ е е с я тем, что блок умножения содержит цепочку из четырех последовательно соединенных элемен-тов задержки, блок памяти и триггер, единичный и нулевой входы которого соединены соответственно с выходами первого и третьего элементов задержки, а выход - с входом запуска блока памяти, вход первого и второго адресов которого являются входами соответственно первого и второго сомножителей блока умножения, а выход блока памяти соединен с четвертым управляющим выходом блока умножения, вход первого элемента задержки соединен с входом запуска блока умножения и является пятым управляющим выходом блока, а выходы первоГо, второго, третьего и четвертого элементов задержки подключены к первому, второму и третьему управляющим выходам и выходу сигнала конца умножения блока соответетвенно.3, Устройство для, возведения в степень, содержащее регистр основания вспомогательный регистр, блок управления и накапливающий сумматор, выход которого является выходом устройства, о.т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены регистр сомножителя, регистр показателя степени, блок умножения, два коммутатора и дешифратор нуля, а блок управления содержит формирователь импульсов, три триггера, девять элементов И, пять элементов ИЛИ, шесть элементов Задержки, два элемента НЕ, элемент 2 И-ИЛИ, причем инверсный выход первого триггера соединен с первыми . входами соответственно первого и второго элементов И, вторые входы которых подключены к выходу третьего элемента И, первый вход которого и первый вход четвертого элемента И подключены к входу сдвига регистра показателя степени и через формирователь импульсов к выходу первого элемента. ИЛИ, первый вход которого объединен с первым входом первого триггера и подключен к выходу пятого элемента И, первый вход которого через первый элемент задержки соеди нен с выходом первого элемента И и с первым входом элемента 2 И-ИЛИ, второй и третий входы которого соединеныс выходом дешифратора нуля и через первый элемент НЕ с вторым входом пятого и первым входом шестого элементов И, второй вход которого и четвертый вход элемента 2 И-ИЛИ подключены к выходу седьмого элемента И, первый вход которого соеди. нен с прямым выходом второго триггера, инверсный выход которого подключен к первому входу восьмого элемента И, второй вход которого и первый вход девятого элемента И соединенысоответственно с инверсным и прямымвыходами третьего триггера, первыйвход которого и первый вход второгоэлемента ИЛИ подключены к выходувторого элемента И, второй входтретьего элемента И соединен с выходом младшего разряда регистра показателя степени и через второй элемент НЕ с вторым входом четвертогоэлемента И, выход которого соединенс вторыми входами второго элемента ИЛИ и третьего триггера, третийвход которого объединен с первымвходом третьего элемента ИЛИ и черезвторой элемент задержки соединенс выходомдевятого элемента И и первым входом второго триггера, второйвход которого через третий элементзадержки соединен с выходом шестого элемента И и с первым входом четвертого элемента ИЛИ, вторым входомсоединенного с выходом пятого элемента И, выход третьего элемента ИЛИ соединен с входом запуска блока умножения, выход второго элемента ИЛИ через четвертый элемент задержки соединен с вторым входом третьего элемента ИЛИ и непосредственно - с первым входом пятого элемента ИЛИ, вторым входом подключенногок выходу девятого элемента И, второйвход которого и третий вход восьмого элемента И объединены с вторымвходом седьмого элемента И и подключены к выходу сигнала конца умножения блока умножения, выход третьегоэлемента задержки блока управлениясоединен с первым входом обнулениянакапливающего сумматора и подключенчерез пятый элемент задержки к второму входу первого элемента ИЛИи первому входу разрешения записипервого коммутатора, третий и четвертый входы первого элемента ИЛИ соединены соответственно с выходомвосьмого элемента И и шестого элемента задержки, вход которого подключен к входу запуска устройстваи к второму входу разрешения записи,первого коммутатора, выход шестогоэлемента задержки объединен с вторым входом первого триггера и подключен к входу разрешения записирегистра показателя степени, входкоторого соединен с входом показателя степени устройства, а выход -с входом дешифратора нуля, выходывторого и четвертого элементов задержки подключены соответственнок первому и второму входам разрешения записи второго коммутатора,первый информационный вход которогонепосредственно, а второй через ре,гистр сомножителя и информационныйвход вспомогательного регистра под=ключены к выходу накапливающего сумматора, выход вспомогательного регистра подключен к первому информационному входу первого коммутатора, первый и второй управляющие входы регистра основания подключены соответственно к выходам циклического и однократного сдвига блока умножения, вход обнуления регистра основания соединен с выходом пятого элемен та ИЛИ блока управления, выходы четвертого элемента ИЛИ и элемента 2 И-ИЛИ которого соединены соответ ственно с входом разрешения записи регистра сомножителя и выходом окончания операции устройства, выходы второго и первого Коммутаторов соединены с информационными входами регистра основания и накапливающего сумматора, второй вход обнуления и вход сложения которого подключены к первому и второму управляющим выходам блока умножения, третий управляющий выход которого соединен с третьим входом разрешения записи первого коммутатора, второй и третий информационные входы которого подключены соответственно к входу основания устройства и выходу регистра основания. четвертый и пятый управляющие выходы блока умножения соединеныс первым и вторым входами сдвига вспомогательного регистра, выходстаршего разряда которого подключенк управляющему входу блока умножения,первый и второй тактовые входы блока умножения соединены с соответствующими тактовыми входами устройства.4. устройство по п. 3, о т л ич а ю щ е е с я тем, что блок умножения содержит счетчик по модулю, триггер, два элемента И и элемент задержки, вход которого соединен с, входом запуска блока умножения ичетвертым управляющим выходом блока,выход элемента задержки подключенк единичному входу триггера; к первому управляющему выходу и выходу однократного сдвига блока, нулевой вход триггера соединен с выходом счетчика по модулю и является выходом сигнала конца умножения блока, счетный вход счетчика по модулю подключен к выходу первого элемента И, выходу циклического сдвига и пятому управляющему выходУ блока, первый вход первого элемента И соеди нен с выходом триггера и первым входом второго элемента И, второй вход которого и второй вход первого элемента И подключены соответственно к первому и второму тактовым входам блока, третий вход второго элемента И соединен с управляющим входом блока, выход второго элемента И подключен к второму и третьему управляющим входам блока.Изобретение относится к цифровойвычислительной технике и может бытьприменено при аппаратной реализацииоперации возведения в степень в ЦВМи системах управления и регулирова 5ния.Известно устройство для возведения в степень, содержащее (3+2) регистра управления и (Ч) сумматоров (Б - максимально допустимый дляданного устройства показатель степени) 1 .Недостатком укаэанного устройства является большой расход оборудования.15Наиболее близким к предлагаемому.является устройство для возведенияв степень, содержащее регистр основания, вспомогательный регистр группыэлементов И, элемент ИЛИ, блок управления, регистр результата и накапливающий сумматор,- выход которогоявляется выходом устройства 2),Однако известное устройство характеризуется недостаточным быстродействием.Цель изобретения - повышение быстродействия устройства,Поставленная цель достигается тем,что в устройство для возведения встепень по первому варианту, содер- ЗОжащее регистр основания, вспомогательный регистр, блок управления ирегистр результата, выход которогоявляется выходом устройства, введены регистр сомножителя, регистр 35показателя степени, блок умножения,два коммутатора и дешифратор нуля,а блок управления содержит формирователь импульсов, три триггера, девять элементов И, пять элементов ИЛИ,Щшесть элементов задержки, два элемента НЕ, элемент 2 И-ИЛИ, причеминверсный выход первого триггера сое.динен с первыми входами соответст-.венно первого и второго элементов И,/вторые входы которых подключены к выходу третьего элемента И, первыйвход которого и первый вход четвертого элемента И подключены к входусдвига регистра показателя степении через формирователь импульсов квыходу первого элемента ИЛИ, первыйвход которого объединен с первымвходом первого триггера и подключен к выходу пятого элемента И, первый вход которого через первый элемент задержки соединен с выходомпервого элемента И и с первым входомэлемента 2 И-ИЛИ, второй и третий вхо.ды которого соединены с выходом дешифратора нуля и через первый элемент НЕ с вторым входом пятого и первым входом шестого элементов И, второй вход которого и четвертый входэлемента 2 И-ИЛИ подключены к выходуседьмого элемента И, первый вход ко торого соединен с прямым выходом второго триггера, инверсный выход которого подключен к первому входу восьмого элемента И, второй вход которого и первый вход девятого элемента Исоединены соответственно с инверсным и прямым выходами третьего триггера, первый вход которого и первыйвход второго элемента ИЛИ подключенык выходу второго элемента И, второйвход третьего элемента И соединен свыходом младшего разряда регистрапоказателя степени и через второйэлемент НЕ с вторым входом четверто.го элемента И, выход которого соединен с вторыми входами второго элемента ИЛИ и третьего триггера, третий вход которого объединен с первымвходом третьего элемента ИЛИ и черезвторой элемент задержки соединен с выхадом девятого элемента И и первымвходом второго триггера, второйвход которого через третий элементзадержки соединен с выходом шестого элемента И и с первым входомчетвертого элемента ИЛИ, вторым входом соединенного с выходом пятогоэлемента И, выход третьего элемента ИЛИ соединен с входом запускаблока умножения, выход второгоэлемента ИЛИ через четвертый элемент задержки соединен с вторымвходом третьего элемента ИЛИ и непосредственно - с первым входом пятого элемента ИЛИ, вторым входомподключенного к выходу девятого элемента И, второй вход которого и третий вход восьмого элемента И объединены с вторым входом седьмого элемента. И и подключены к выходу сигнала конца умножения блока умножения,выход третьего элемента задержкиблока управления соединен с первымвходом обнуления регистра результата и подключен через пятый элементзадержки к второму входу первогоэлемента ИЛИ и первому входу разрешения записи первого коммутатора, третий и четвертый входы первого элемента ИЛИ соединены соответственнос выходом восьмого элемента И и шестого элемента задержки, вход которого подключен к входу запуска устройства и к второму входу разрешениязаписи первого коммутатора, выходшестого элемента задержки объединенс вторым входом первого триггера иподключен к входу разрешения записи регистра показателя степени,вход которого соединен с входом показателя степени .устройства, а выход - с входом дешифратора нуля,выходы второго и четвертого элементов задержки подключены соответственно к первому и второму входамразрешения записи второго коммутатора, первый информационный входкоторого непосредственно, а второй10 Поставленная цель достигается тем, что в устройство для возведения в степень по второму варианту, со- . бО держащее регистр основания, вспомогательный регистр, блок управления и накапливающий сумматор, выход которого является выходом устройства, введены регистр сомножителя, ре,через регистр сомножителя и информационный вход вспомогательного регист, ра подключены к выходу регистра результата, выход вспомогательного регистра подключен к первому информационному входу первого коммутатора и к входу первого сомножителя блока умножения, вход второго сомножителя которого соединен с выходом регистра основания, первый и второй управ ляющие входы которого подключены соответственно к выходу обнуления блока умножейия и выходу пятого элемента ИЛИ блока управления, выхо. ды четвертого элемента ИЛИ и элемента 2 И-ИЛИ которого соединены со ответственно с входом разрешения записи регистра сомножителя и выходом окончания операции устройства, выходы второго и первого коммутаторов соединены с информационными вхо 20 дами соответственно регистра основания и регистра результата, второй вход обнуления которого подключен к первому управляющему выходу блока умножения, второй управляющий 25 выход которого соединен с третьим входом разрешения записи первого коммутатора, второй и третий информационные входы которого подключены соответственно к входу основания уст ройства и четвертому управляющему выходу блока умножения, пятый управляющий выход которого соединен с входом разрешения записи вспомогательного регистра.Кроме того, блок умножения содержит цепочку из четырех последовательно соединенных элементов задержки, блок памяти и триггер, единичный и нулевой входы которого соединены соответственно с выходами первого 40 и третьего элементов задержки, а выход - с входом запуска блока памя ти, вход первого и второго адресов которого являются входами соответственно первого и второго сомножите лей блока умножения, а выход блока памяти соединен с четвертым управляющим выходом блока умножения, вход первого элемента задержки соединен с входом запуска блока умножения и 50 является пятым управляющим выходом блока, а выходы первого, второго, третьего и четвертого элементов задержки подключены к первому, второму и тРетьему упРавляющим выходам 55 и выходу сигнала конца умножения блока соответственно. гистр показателя степени, блок умножения, два коммутатора и дешифратор нуля, а блок управления содержит фор.мирователь импульсов, три триггера, девять элементов И, пять элементов ИЛИ, шесть элементов задержки, два элемента НЕ, элемент 2 И-ИЛИ, причем инверсный выход первого триг гера соединен с первыми входами соответственно первого и второго элементов И, вторые входы которых подключены к выходу третьего элемента И, первый вход которого и первый вход четвертого элемента И подключены к входу сдвига регистра показателя степени и через формирователь импульсов к выходу первого элемента ИЛИ, первый вход которого объединен с первым входом первого триггера и подключен к выходу пятого элемента И, первый вход которого через первый элемент задержки соединен с выходом первого элемента И и с первым входом элемента 2 И-ИЛИ, второй и третий входы которого соединены с выходом дешифратора нуля и через первый элемент НЕ с вторым входом пятого и первым входом шестого элемента И, второй вход которого и чет-вертый вход элемента 2 И-ИЛИ подключены к выходу седьмого элемента И, первый вход которого соединен с прямым выходом второго триггера, инверсный выход которого подключен к первому входу восьмого элемента И, второй вход которого и первый вход девятого элемента И соединены соответственно с инверсным и прямым выходами третьего триггера, первый вход которого и первый вход второго элемента ИЛИ подключены к выходу второго элемента И, второй вход третьего элемента И соединен с выходом младшего разряда регистра показателя степени и через второй элемент НЕ с вторым входом четвертого элемен-, та И, выход которого соединен с вторыми входами второго элемента ИЛИ и третьего триггера, третий вход которого объединен с первым входом третьего элемента ИЛИ и через второй элемент задержки соединен с выходом девятого элемента И и первым ,входом второго триггера, второй вход которого через третий элемент задержки соединен с выходом шестого элемента И и с первым входом четвер. того элемента ИЛИ, вторым входом соединенного с выходом пятого элемента И, выход третьего элемента ИЛИ соединен с входом запуска блока умножения, выход второго элеМента ИЛИ через четвертый элемент задержки соединен с вторым входом третьего элемента ИЛИ,и непосредственно с первым входом пятого элемента ИЛИ, вторым входом подключенного к выходудевятого элемента И, второй входкоторого и третий вход восьмого зле. мента И объединены с вторым входом седьмого элемента И и подключены к выходу сигнала конца умножения блока умножения, выход третьего элемента задержки блока управления соединен с первым входом обнуления накаплинающего сумматора и подключен через пятый элемент задержки к второму входу первого элемента ИЛИ и первому входу резрешения записи первого коммутатора, третий и четвертый входы первого элемента ИЛИ соединены соответственно с выходом восьмого элемента И и шестого элемента задержки, вход которого подключен 15 к входу, запуска устройства и к второму входу разрешения записи первого коммутатора, выход шестого элемента задержки объединен с вторым входом первого триггера и подключен 20 к входу разрешения записи регистра показателя степени, вход которого соединен с входом показателя степени устройства, а выход - с входом дешифратора нуля, выходы 25 второго и четвертого элементов задержки подключены соотнетственнок первому и второму входам разрешения записи второго коммутатора,первый информационный вход которого непосредственно, а второй через регистр сомножителя и информационный вход вспомогательного регистра подключены к выходу накапливающего сумматора, выход вспомогательного регистра подключен к первому информационному входу первого коммутатора, первый и второй упранляющиенходы регистра основания подключены соответственно к выходам циклического и однократного сдвига блока 40 умножения, вход обнуления регистра основания соединен с выходом пятого элемента ИЛИ блока управления, выходы четвертого элемента ИЛИ и эле-. мЕнта 2 И-ИЛИ которого соединены соответственно с входом разрешениязаписи регистра сомножителя и выходом окончания операции устройства,ныходы второго и первого коммутаторов соединены.с информационными вхо дами регистра основания и накапливающего сумматора, второй нход обнуления и вход сложения которого подключены к первому и второму управляющим выходам блока умножения, третий уп равляющий выход которого соединенс третьим входомразрешения записи первого коммутатора, второй и третий информационные входы которого подключены соответственно к входу основа ния устройства и выходу регистра основания, четвертый и пятый управляющие выходы блока умножения соединены с первым и вторым входами сдвига вспомогательного регистра, выход 65 старшего разряда которого подключенк управляющему входу блока умножения, первый и второй тактоные входыблока умножения соединены с соответствующими тактовыми входами устройства,1(роме того, блок умножения содержит счетчик по модулю, триггер, днаэлемента И и элемент задержки, входкоторого соединен с входом запускаблока умножения и четвертым управляющим выходом блока, выход элемента задержки подключен к единичномувходу триггера, к первому управляющему выходу и выходу однократногосдвига блока, нулевой вход триггерасоединен с выходом счетчика по модулю и является выходом сигнала конца умножения блока, счетный входсчетчика по модулю подключен к выходу первого элемента И, выходу цик.лического сдвига и пятому управляющему выходу блока, первый вход перного элемента И соединен с выходомтриггера и первым входом второгоэлемента И, второй вход котоРогои второй вход первого элемента Иподключены соответственно к первому и второму тактовым входам блока,третий вход второго элемента И соединен с управляющим входом блока,выход второго элемента И подключенк второму и третьему управляющимвходам блока.На фиг, 1 представлена блок-схема устройства для возведения в степень по первому варианту, на фиг.2 блок управления, на фиг, 3 - блокумножения, на Фиг. 4 - блок-схемаустройство для возведения н степень по второму варианту, на фиг.5 схема блока умножения к нему.Устройство по первому варианту(фиг. 1) содержит регистр 1 показателя степени, вспомогательный регистр 2, регистр 3 сомножителя, регистр 4 основания, регистр 5 результата, блок 6 умножения, первый 7и второй 8 коммутаторы, блок 9 управления и дешифратор 10 нуля, Кро"ме того, на фиг. 1 обозначены вход 11показателя степени устройства, выход 12 регистра результата, вход 13основания устройства, вход 14 запуска устройства и выход 15 окончания операции устройства.Блок управления (Фиг. 2) содержит формирователь 16 импульсов,триггеры 17-19, элементы, 20-25 задержки, элементы И 26-34, элементы ИЛИ 35-39, элементы НЕ 40 и 41,элемент 2 И-ИЛИ 42. На схеме блокауправления обозначены также выход 43дешифратора нуля, выход 44 младшегоразряда регистра показателя степени,выход 45 сигнала конца умножения,блока умножения, вход 46 разрешения записи регистра показа 10769051 О теля степени, вход 47 сдвигарегистра показателя степени,вход 48 запуска блока умножения, первый 49 и второй 50 входы разрешения записи первого коммутатора, первый 51 о второй 52 входы разрешениязаписи второго коммутатора, второйуправляющий вход 53 регистра основания, вход 54 разрешения записи регистра сомножителя, первый вход 55обнуления регистра результата.На фиг. 3 обозначены элементы 56-59 задержки, триггер 60,блок 61 памяти, вход 62 запуска блока умножения, первый, второй и третий Управляющие выходы 63-65 блокаумножения, выход 66 сигнала концаумножения, входы 67 и 68 первого ивторого сомножителей блока умножения, а также четвертый 69 и пятый 70управляющие выходы блока умножения.Устройство по второму вариантувместо регистра 5 содержит накапливающий сумматор 71.Блок умножения устрОйства повторому варианту содержит элемент 72задержки, триггер 73, элементы И 74и 75 и счетчик 76 по модулю. Крометого, на схеме блока обозначенывход 77 запуска блока умножения, управляющий вход 78 блока умножения,первый 79 и второй 80 тактовые входы,четвертый 81 и первый 82 управляющиевыходы, выход 83 циклического сдвига,пятый управляющий выход 84, выход 85однократного сдвига, третий 86и второй 87 управляющие выходы блока умнОжения, а также выход 88 сигнала конца умножения.Принцип работы устройства для возведения в степень заключается в следующем,Из пяти регистров 1-5 регистры 1,2 и 4 выполнены в виде регистровсдвига. Начальное состояние: в регистре 1 помещен показатель степени - целое двоичное число, в регистре 5 - основание степени в любойсистеме счисления и с любой формойпредставления запятой(в данном случае двоичное число с Фиксированнойзапятой) .Пусть ПА-Б означает пересылку изрегистра А в регистр Б, напримерП 2-5 означает пересылку иэ регистра 2 в регистр 5, Умножение выполняется над содержимыми регистров 4и 5, в ходе операции выполняетсяпересылка П 5-2, затем собственноумножение, результат которого засылается в регистр 5, а один изсомножителей сохраняется в регистре 2. Выполняя сдвиг в регистре 1, конт; ролируют содержимое младшего разряда перед сдвигом. В зависимости от этого выполняется определенная последовательность действиия ( умножение обозначено через "х");0 = п 5-4, х1 (первая) = П 5-31 (не первая и не последняя)= - П 5-4,х, ПЗ,х, П 5-3, П 2-5 1 (последняя) = П 5-4,х, П 3-4,х,.При этом после выполнения соответствующей последовательности действий снова запускается сдвиг и т,д. до тех пор, пока после очередного сдвига в регистре 1 не окажется ни одной 1. Пример возведения числа 4 в степень 11010 представлен в таблице. 15 При умножении содержимое регистров 2 и 4 образовывает адрес ПЗУ,а содержимое данного слова ПЗУ - произведение .Коммутаторы 7 и 8 однотипны и состоят из собственно трех или двухгрупп двухвходовых элементов И, первые входы каждого из котовых подсоединены к одному из информационныхвходов (в своей группе входов), вто 25 Рые - к управляющему входу, соответствующему данному направлению коммутации, а выходы - к одному из входовгруппы трехвходовых элементов ИЛИ,выходы которых образуют группу выходов коммутатораформирователь 16 обеспечивает формирование импульса, задержанногоотносительно запускающего, и можетсостоять, например, из элемента задер.жки и одновибратора или триггера иэлемента И, на второй вход которогопоступают тактовые импульсы.Установка в "1" и гашение триггеров 17-19 осуществляется по заднемуфронту,40 устройство по второму варианту(фиг, 3) отличается от устройствапо первому варианту тем, что в немвместо регистра 5 использован накапливающий сумматор 71, который мо 45 жет быть выполнен, например, в видекомбинационного сумматора и регистра.Рассмотрим подробнее работу уст ройства по первому варианту.1Сигнал запуска по входу 14 (фиг.1 и2) поступает на вход элемента 21 задерж-.ки и по выходу 50 поступает на коммутатор 7,обеспечивая занесение основаниястепени через вход 13 в регистр 5 (будем считать,что в исходном состоянии55 все регистры и триггеры погашены) .Сигнал с выхода элемента 21 гасит триггер17, по выходу 46 разрешает занесение врегистр 1 показателя степени по входам11 и через элемент ИЛИ 35 запускает фор 60 мирователь 16.Сигнал с выхода последнего поступает на первые входы элементов И 28 и 29 и по выходу 47 на сдвиг.,вправо регистра 1. Так как сдвигвыполняется по заднему Фронту сигнала, то вначале срабатывает один иээлементов И 28 и 29, на вторые входыкоторых поступают потенциал с выходамладшего разряда регистра 1 повходу 44 и его инверсия с элемента НЕ 41.Пусть содержимое младшего разряда равно О. Тогда срабатывает элемент И 29, который гасит триггер 18,через элементы ИЛИ 36 и 38 и выход 54 гасит регистр 4, через элемент 22 задержки и выход 52 посту Опает на коммутатор 8, обеспечиваяпересылку П 5-4, и через эле-мент ИЛИ 37 и выход 48 запускаетблок 6 умножения. Сигнал запускапоследнего поступает на вход цепочки из четырех элементов задержкии осуществляет пересылку П 5-2, поступая на регистр 2, Элементы задерж.ки своими сигналами последовательйоосуществляют гашение регистра 5занесение произведения в регистр 5(открывают соответствующее направление в коммутаторе 7) гашение регистра 4 и формируют сигнал концаумножения. Последний по входу 45поступает на элементы И 31-33, нотак как триггеры 18 и 19 погашены,то срабатывает элемент И 32, сигМГалс выхода которого через элемент ИЛИ 35 вновь запускает формиро.ватель 16 если основание степени30может быть любым числом, и том числе и нулем, то показатель не можетбыть равен нулю),Пусть содержимое младшего разряда равно 1. Тогда срабатывает элемент И 28, а так как триггер 17погашен, то через элемент И 26 запускается элемент 20 задержки. Таккак.в моменту появления импульсана выходе последнего сдвиг в ре Огистре 1 закончится, то далее мо-гут иметь место два случая. Еслипосле сдвига содержимое регистра 1равно нулю, то блок 10 вырабатываетвйсокий потенциал, который по вхо ду 43 поступает на элемент НЕ 41 и элемент 2 И-ИЛИ 42, Сигнал с выхода элемента 20 задержки также поступает на элемент 2 И-ИЛИ 42, сигнал с выхода 15 которого есть сигнал окончания операции, Если после сдвига содержимое регистра 1 не равно нули, то на вход 43 поступает низкий по- тенциал. Тогда срабатывает элемент И 30, на входы которого поступает высокий потенциал с элемента НЕ 40 и сигнал с элемента 20 задержки. Образующийся сигнал через элемент ИЛИ 39 поступает по входу 54 на регистр 3, осуществляя пересылку П 5-3, а также устананлива ет в "1", триггер 17 и через элемент 35 ИЛИ вновь запускает формирователь 16.При выходе из формирователя 16 следующегоимпульса также могут 65 иметь место дна случая: содержимоемладшего разряда регистра 1 равнонулю или оно равно 1. В первом случае блок 9 упранления работает аналогично описанному. Во втором случаеработа блока меняется, так как триггер 17 находится н состоянии "1".При этом сигнал с выхода элемента И 28 через элемент И 27 устананлинает н "1" триггер 18 и через элемент ИЛИ 36 поступает на элемент 22задержки, а также через элемент ИЛИ 38 и выход 53 гасит содержимое регистра 4. Затем, аналогичноописанному, запускаются пересылка П 5-4 и операция умножения, По сигналу конца умножения срабатываетэлемент И 31,. сигнал с выхода которого устанавливает н "1" триггер 19,поступает на элемент 23 задержки ичерез элемент ИЛИ 38 и выход 53гасит регистр 4, Сигнал с выходаэлемента 23 задержки по выходу 51поступает на коммутатор 8, обеспечивая пересылку П 3-4, гасит триггер 18и через элемент ИЛИ 37 вновь запускает операцию умножения.По сигналу конца умножения срабатывает элемент И 33, сигнал с выхода которого поступает на элемент И 34 и элемент 2 И-ИЛИ 42. Еслин данный момент содержимое регистра 1 равно нулю, то на входе 43 высокий потенциал и срабатываетэлемент 2 И-ИЛИ 42, сигнал с которого снидетельстнует об окончанииоперации, В противном случае высокий потенциал будет на выходе элемента НЕ 41 и сработает элемент И 34Сигнал с его выхода поступит наэлемент 24 задержки и через элемент ИЛИ 39 осуществит пересылку П 5-3, Сигнал с выхода элемента 24поступит .на,элемент 25 задержки ипо выходу 55 на регистр 5, осуществляя его гашение, Сигнал с выходаэлемента 25 по выходу 48 поступитна коммутатор 7, обеспечивая пересылку П 2-5 и через элемент ИЛИ 35 навход формирователя 16, обспечинаяпродолжение операции возведения встепень.Так будет продолжаться до.техпор, пока после очередного сдвигав регистре 1 не останется 1 и навыходе 15 не образуется сигнал окончания операции возведения в степень.После этого по выходам 12 с регистра 5 может быть произнеден съем результатаРабота устройства по второмуварианту отличается только выполнением операции умножения. Сигнал свыхода элемента ИЛИ 37 через выход 48 и вход 77 запускает элемент 72 задержки и поступает на регистр 2 для выполнения пересылки П 5-2 и пересылки из накапливающеа 8 П 5-3, П 2-5 6а иа П 5-4,х 00000 7 ба юа П 3-4,х го сумматора 71 в регистр 2. Затем сигнал с выхода элемента 72 задержки устанавливает в "1" триггер 73 и по выходу 82 поступает на накапливающий сумматор 71, обеспечивая его гашение. Кроме того, сигнал с выхода элемента 72 задержки по выходу 69 поступает на регистр 4, обеспечивая однократный сдвиг содержимого вправо, что необходимо при выполнении умножения с фиксированной запятой. На вход 78 поступает сигнал с вы,хода старшего разряда регистра 2, на входы 79 и 80 - тактовые импульсы4 и 7, сдвинутые друг относительно друга тактовое устройство на фиг. 1 и 4 не изображено). В этом случае формирователь 16 целесообразно выполнить в виде триггера, выход которого соединен с первым входом элемента И, на второй вход которого поступают тактовые импульсы гр, сдви нутые соответствующим образом от Г, Если на вход 78 поступает высокий потенциал, то элемент И 75 срабатывает и на его выходе образуется сигнал по импульсу Г, Этот сигнал через выход 86 .поступает на коммутатор 7, открывая направление регистр 4 - накапливающий сумматор 71, и через выход 87 на сумматор 71,обеспечивая сложение, Затем срабатывает элемент И 74, сигнал с выхода которого поступает на счетный вход счетчика 76, по выходу 83 поступает на регистр 4, обеспечивая циклический сдвиг его содержимого вправо, и по выходу 84 - на регистр 2, обеспечивая сдвиг его содержимого влево (считается, что в левых разрядах регистра 2 и 4 расположены старшие 10 разряды числа). Если на вход 78поступает низкий потенциал, то сложения по очередному импульсу Г не производится, а выполняются сдвиги и изменения содержимого счетчика 76.15 Последний считает по модулю, равномуразрядности устройства, так что после выполнения и сдвигов регистра 2 на выходе счетчика 76 образуется сигнал конца умножения, который гасит триггер 73 и через выход 88 и вход 45 поступает в блок 9 управления, Съем результата операции возведения в степень осуществляется из накапливающего сумматора 71 по 25 выходам 12Таким образом, предлагаемое устройство характеризуется более высоким быстродействием по сравнению с прототипом.