Многоуровневое устройство для коммутации процессоров в многопроцессорной вычислительной системе

СОЮЗ СОВЕТСКИХСОЮЗОМЕНИРЕСПУБЛИК 359 06 Р 3 04 ЕТЕНИ ЕЛЬСТ К АВТОРЧИК т к ро хо ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПС ДЕЛАМ ИЗОбРЕТЕНИЙ И ОТКРЫТИЙОПИСАНИЕ ИЗО(71) Ордена Ленина институ кибернетики АН Украинской ССР(56) 1. Авторское свидетельство СССРпо заявке Ф 2052304/24,кл. 6 06 Р 15/16, 1974,2. Авторское свидетельство СССР(54) (57) 1, МНОГОУРОВНЕВОЕ УСТРОЙСТВО ДЛЯ КОИМУТАцИИ ПРОПЕССОРОВ В МНОГОПРОЦЕССОРНОЙ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЕ, содержащее на аждом уровне группы модулей коммутации, причем модули коммутации каждой группы более низкого уровня соединены через шины:,связи с соответствующим модулем коммутации более высокого уровня, модули коммутации в каждой группе соединены между собой шина. ми связи по кольцу, о т л и ч а ющ е е с я тем, что, с целью повышения коэффициента использования оборудования, модулй коммутации в каждой группе соединены между собой шинами связи по принципу. каждый с каждым, а каждый модуль коммутации содержит блок связи, память адресов свободных модулей коммутации и.процессоров,блок управления, память занятости модулей коммутации и процессоров, буферную память, причем группа входов и выходов блока связи соединена с шинами связи с процессорами и модулями коммутации более низкого, более высокого и этого же уровня, первые четыре выхода блока связи соединены соответственно с первьм входом памяти адресов свободных модулей коммутации и цессоров и с первого по третий,.801015367 А дами памяти занятости модулей коммутации и процессоров, а четвертого по седьмой входы и первый и второй выходы которого соединены соответст.венно с первого по четвертый выходами и.с первым и вторым входами блока управления, с пятого по седьмой выходы которого соединены с второго по четвертый входами памяти адресов свободных модулей коммутации и процессоров, пятый вход и первый и второй выходы которого соединены соответственно с третьим выходом памяти занятости модулей коммутации и процессоров и с первым и вторым входами блока связи, третий, четвертый и пятый входы которого сое- динены соответственно с восьмым, девятым и десятым выходами блока управления, с третьего по пятый входы и одиннадцатый выход которого сое- С динены соответственно с пятого по :седьмой выходами блока связи и с пер-Я вым входом буферной памяти, второй . вход и выход которой соединены соот- , .ветственно с восьмым выходом и шес- тым входом блока связи,2, Устройство па п, 1, о т л ич а ю.щ е е с я тем, что блок связи сбдержит входной коммутатор ко- юЛ манды, входной коммутатор слова,входной коммутатор управления, регистр команды, регистр слова, уси- ЪвФа литель, выходной коммутатор коман- а ды, выходной коммутатор слова, выходной коммутатор управления, причемвходы входных и выходы выходных коммутаторов команды, слова и управления образуют группу входов и груп- Фф пу выходов блока, выход входного коммутатора команды соединен с первым входом регистра команды, второй вход и с первого по шестой выходы которого являются соответственно пятым входом, пятым, шестым, четвертым, первым, вторым и третьим выходами блока, а седьмой выход регистра1015367 Составитель И. Хазовактор А. Огар Техред О,неце Корректор И Шул 3216/45ВНИИП 113 ППП фПатентф, г, Ужгород, ул. Проектная,ф Тираж 706Государственного комитеелам изобретений и. открыосква, Ж, Раушская на Подписноеа СССРийд, 4/51015367 команды соединен с первым входом выходного коммутатора команды, выход входного коммутатора слова соединен с входом регистра слова, выход которого является восьмым выходом блока, выход входного коммутатора управления соединен с входом усилителя, выход которого является седьмым выходом блока, первый вход выходного коммутатора слова, первый и четвертый входы выходного коммутатора управления являются соответственно шестым, четвертым и третьим входами блока, вторые и третьи входы выходных коммутаторов команды, слова и управления объединены и являются соответственно вторым и первым входами блока.3. Устройство по и. 1, о т л ич а ю щ е е с я тем, что блок управления содержит три усилителя, пять элементов И, шесть элементов ИЛИ, семь элементов задержки, регистр кода операций, причем первые входы первого и второго элементов И и входы первого и второго усилителей, вторые входы первого и второго элементов И, а также вход третьего усилителя являются соответственно третьим, четвертым и пятым входами блока, выход первого элемента И соединен с входом первого элемента задержки и первым входом первого элемента ИЛИ, выход которого соединен с входом регистра кода операций, выход первого элемента задержки соединен с первым входом второго элемен-та ИЛИ и входом третьего элемента задержки, выход которого соединен с . первым входом третьего элемента ИЛИ, выход второго элемента И соединен с вторым входом первого элемента ИЛИ и входом второго элемента задержки, выход которого соединен с вторым Изобретение относится к вычислительной технике и может быть использовано при построении высокопроизводительных многопроцессорных систем. 5Известно многоуровневое устройство для коммутации процессоров в многопроцессорной вычислительной системе, содержащее на каждом уровне группы модулей коммутации, соединенные через. шины связи с соответст-, вующим модулем коммутации более высокого уровня 1 1.Недостатком известного устройства является неравномерная нагрузка коммутационных модулей, принадлежащих входом второго элемента ИЛИ и входом четвертого элемента задержки,выходом соединенного с вторым вхо.дом третьего элемента ИЛИ, выходыпервого элемента задержки, второгои третьего элементов ИЛИ, а такжерегистра кода операций являются вторым, первым, четвертым и третьимвыходами блока, выход первого усилителя соединен с первым входомпятого элемента И, выход второгоусилителя соединен с первыми входами третьего и четвертого элементовИ, второй вход третьего элемента Ии второй вход пятого элемента И,а также второй вход четвертого элемента И являются соответственно первым и вторым входами блока, выходтретьего элемента И соединен с первыми входами четвертого и пятогоэлементов ИЛИ, выход четвертого. элемента И соединен с входом пятогоэлемента задержки, выходом соединенного с первым входом шестого элемента ИЛИ, выход пятого элемента И соединен с вторым входом четвертогоэлемента ИЛИ, выход третьего усилителя соединен с входом шестого элемента задержки, выход которого подключен к второму входу шестого элемента ИЛИ и входу седьмого элементазадержки, выходом соединенного стретьим входом четвертого и вторымвходом пятого элементов ИЛИ, выходычетвертого элемента И и четвертогои шестого элементов ИЛИ являются соответственно пятым, шестым и седьМым выходами блока, выходы пятогоэлемента задержки, пятого элементаИЛИ и пятого элемента И являютсясоответственно десятым, девятым ивосьмым выходами блока, выход шестого элемента задержки являетсяодиннадцатым выходом блока,различным уровням, что приводит к неэффективному использованию оборудования вычислительной системы и снижению ее производительности,Наиболее блйзким к предлагаемому по технической сущности является многоуровневое устройство для коммутации процессоров в многопроцессорной вычислительной системе, содержащее на каждом уровне группы коммутационных модулей, соединенные через шины связи с соответствующим модулем коммутации более высокого уровня, а модули коммутации каждой группы соединены между собой шинами связи по кольцу 21Недостаток такого устройства для коммутации процессоров состоит в том, что ограничение взаимодействия модулей, принадлежащих одной группе, связями по кольцу сужает возможности органиэации обмена информацией между модулями и процессорами. В результате уменьшается коэффициент использования оборудования системы и снижается ее производительность.Цель изобретения - повышение коэффициента использования оборудования,1 О Поставленная цель достигается 15 тем, что в многоуровневом устройстве для коммутации процессоров в многопроцессорной вычислительной системе, содержащем на каждом уровне группы модулей коммутации, причем 20 модули коммутации каждой группы более низкого уровня соединены через шины связи с соответствующим модулем коммутации более высокого уровня, модули коммутации в каждой группе соединены между собой шинами связи по кольцу и по принципу каждый с каждым, а каждый модуль коммутации содержит блок связи, память адресов свободных модулей коммутации и процессоров, блск управления, память занятости модулей коммутации и процессоров, буферную память, причем группа входов и выходов блока связи соединена с шинами связи с процессорами и модулями коммутации З 5 более низкого, более высокого и этого же уровня, первые четыре выхода блока связи соединены соответственно с первым входом памяти адресов свободных модулей коммутации и процес соров и с первого по третий входами памяти занятости модулей коммутации и процессоров, с четвертого по седьмой входы и первый и второй выходы которого соединены соответственно с первого по четвертый выходами и с первым и вторым входами блока управления, с пятого по седьмой выходы которого соединены с второго по четвеРтый входами памяти адРесов свободных модулей коммутации и процессоров, пятый вход и первый и второй выходы которого соединены соответственно с третьим выходом памяти занятости модулей коммутации и процессоров и с первым и вторым вхо 55 дами блока связи, третий, четвертый и пятый входы которого соединены соответственно с восьмым, девятым и десятым выходами блока управления, с третьего по пятый входы и одиннад цатый выход которого соединены соответственно с пятого по седьмой выходами блока связи и с первым входом буферной памяти, второй вход и выход которой соединены соответст венно с восьмым выходом и шестыьГ входом блока связи.Блок связи содержит входной ком - мутатор команды, входной коммутатор слова, входной коммутатор управления, регистр команды, регистр слова, усилитель, выходной коммутатор команды, выходной коммутатор слова, выходной коммутатор управления, причем входы входных и выходы выходных коммутаторов команды, слова и управления образуют группу входов и группу выходов блока, выход входного коммутатора команды соединен с первым входом регистра команды, второй вход и с первого по шестой выходы которого являются соответственно пятым входом, пятым, шестью, четвертым, первым, вторым и третьим выходами блока, а седьмой выход регистра команды соединен с первымвходом выходного коммутатора команды, выход входного коммутатора слова соединен с входом регистра слова, выход которого является восьмым выходом блока, выход входного коммутатора управления соединен с входом усилителя, выход которого является седьмым выходом блока, первый вход выходного коммутатора слова; первый и четвертый входы выходного коммутатора управления являются соответственно шестым, четвертым и третьим входами блока, вторые и третьи входы выходных коммутаторов команды, слова и управления объединены и являются соответственно вторым и первым входами блока.Кроме того, блок управления содержит три усилителя, пять элементов И, шесть элементов ИЛИ, семь элементов задержки, регистр кода операций, причем первые входы первого и второго элементов И и входы первого и второго усилителей, вторые входы первого и второго элементов И, а также вход третьего усилителя являются соответственна, третьим, четвертым и пятым входами блока, выход первого элемента И соединен с входом первого элемента задержки и первым входом первого элемента ИЛИ, выход которого соединен с входом регистра кода операций, выход первого элемента задержки соединен с первым входом второго элемента ИЛИ и входом третьего элемента задержки, выход которого соединен с первым входом третьего элемента ИЛИ, выход второго элемента И соединен с вторым входом первого элемента ИЛИ и входом второго элемента задержки, выход которого соединен с вторым входом второго элемента ИЛИ и входом четвертого элемента задержки, выходом соединенного с вторым входбм третьего элемента ИЛИ, выходы первого элемента задержки, второгои третьего элементов ИЛИ, а также регистра кода операций янлялтся вторым, первым, четвертым и третьим выходами блока, выход первого усилителя соединен с первым входом пятого элемента.И, выход второго усилителя соединен с первыми входами третьего и четвертого элементов И, второй вход третьего элемента И и второй вход пятого элемента И, а также второй вход четвертого элемента 10 И являются соответственно первым и вторым входами блока, выход треть-. его элемента И соединен с первыми входами четвертого и пятого элементов ИЛИ, выход четвертого элемента И 15 соединен с входом пятого элемента задержки, выходом соединенного спервым входом шестого элемента ИЛИ, выход пятого элемента И соединен с вторым входом четвертого элемента ИЛИ, выход третьего усилителя соединен с входом шестого элемента задержки, выход которого подключен к второму входу шестого элемента ИЛИ и входу седьмого элемента задержки, 25 выходом соединенного с третьим входом четвертого и вторым входом пятого элементов ИЛИ, выходы четвертого элемента И и четвертого и шестого элементов ИЛИ являются соответ. ственно пятым, шестым и седьмым выходами блока, выходы пятого элемента задержки, пятого элемента ИЛИ и пятого элемента И являются соответственно десятым, девятым и восьмым выходами блока, выход шестого элемента задержки является одиннадцатым выходом блока.На фиг. 1 приведена структурная схема предлагаемого многоуровневого устройства для коммутации процессо ров в многопроцессорной вычислительной системе; на фиг. 2 - структурная схема модуля коммутации; на фиг, 3 структурная схема блока связи; на фиг, 4 - функциональная схема блока 45 управления.Многоуровневое устройство для коммутации процессоров (фиг. 1) содержит процессор 1, модули 2 коммутации, группы 3 модУлей коМмутации 50 и шины 4 связи, соединяющие между собой модуль коммутации и процессор, либо два модуля коммутации, принадлежащих одной группе или соседним уровням.55Модуль коммутации (фиг. 2) содержит блок 5 связи, память 6 занятости модулей коммутации и процессоров, память 7 адресов свободных модулей коммутации и процессоров, буферную память 8, блок 9,управления, шину 10, соединяющую первый выход памяти адресов свободных модулей коммутации и процессоров с первым входом блока связи, шину 11, соединяющую первый выход блока снязи с первым 5 входом памяти адресов свободных модулей коммутации и процессоров, шины 12-14, соединяющие второй, третий и четвертый выходы блока связп спервым, вторым и третьим входамипамяти занятости модулей коммутации и процессоров соответственно,.шины15-18, соединяющие с перного почетвертый выходы блока управленияс четвертого по седьмой входами памяти занятости модулей коммутациии процессоров соответственно, шины19 и 20,.соединяющие первый и второй выходы памяти занятости модулей коммутации и процессоров соответственно с первым и вторым входами блока управления, шину 21, соединяющую третий выход памяти занятости, моду-,лей коммутации и процессоров с пятым входом памяти адресов свободных модулей коммутации и процессоров,шины 22-24, соединяющие с пятого по седьмой выходы блока управления с .второго по четвертый входами памяти адресов свободных модулей коммутации и процессоров соответственно,шину 25, соединяющую одиннадцатый выход блока управления с первым входом буферной памяти, шину 26, соединяющую восьмой выход блока связис нторым входом буферной памяти, шину 27, соединяющую ныход буфернойпамяти с шестым входом блока. связи,шину 28, соединяющую второй выходпамяти адресов свободных модулейкоммутации и процессоров с,вторымвходом блока связи, шину 29, соединяющую восьмой выход блока управления с третьим входом блока связи,и шины 30-34, соединяющие седьмой,шестой и пятый выходы и четвертыйи пятый входы блока связи с пятым,четвертым и третьим входами и девятым и десятым выходами блока управления соответственно Блок связи (фиг. 3) соДержитвходные коммутаторы 35 команды, 36слова и 37 управления, регистры38 команды и 39 слова, усилитель40, выходные коммутаторы 41 команды,42 слова и 43 управления, шину 44,соединяющую выход входного. коммутатора команды с первым входом регистра команды, шину 45, соединяющую выход входного коммутатора слова с входом регистра слова, шину 46, соединяющую выход входного коммутатора управления с входом усилителя, шину 47, соединяющую седьмой выход регистра команды с первым входом выходного коммутатора команды, шины 48-50, соединяющие выхбды процессоров (модулей коммутации), подключенных к входу данного модуля коммутации, соответственно с входамивходных коммутаторов команды слова,и управления, а также шины 51-53,1015367 дующим образом 10 15 20 25 30 35 40 45 55 6065 соединяющие входы процессоров (модулей коммутации), подключенных к данному модулю коммутации, соответственно с выходами выходных коммутаторов команды, слова и управления,Блок управления фиг. 4) содержит однотипные усилители 54-56, элементы И 57-61, регистр 62 кода операций, элементы ИЛИ 63-68, элементы 69-75 задержки, шину 76, соединяющую выход усилителя 54 с первымвходом элемента И 61, шины 77 и 78,соединяющие выход элемента И 57 свходом элемента 69 задержки и первым входом элемента ИЛИ 63 соответственно, шины 79 и 80, соединяющиевыход элемента 69 задержки соответственно с входом элемента 71 задержки и первым входом элемента ИЛИ 64, шины 81 и 82, соединяющие выходэлемента И 58 с вторым входом элемента ИЛИ 63 и входом элемента 70 задеРжки, шинь 83 и 84, соединяющие выход элемента 70 задержки с входомэлемента 72 задержки и вторым входом элемента ИЛИ 64, шину 85, соединяющую выход элемента ИЛИ 63 с входомрегистра 62 кода операций, шину 86,соединяющую выход элемента 71 задержки с первым входом элемента ИЛИ 65, шину 87, соединяющую выходы элемента 72 задержки с вторым входом элемента ИЛИ 65, шину 88, соединяющую выход элемента И 61 с вторым входом элемента ИЛИ 66, шины 89 и 90, соединяющие выход усилителя 55 с первыми входами элементов И 60 и 59 соответственно, шины 91 и 92, соединяющие выход элемента И 59 соот-, ветственно с первым входом элемента ИЛИ 66 и первым входом элемента ИЛИ 67, шину 93, соединяющую выход элемента И 60 с входом элемента 73 задержки, шину 94, соединяющую выход элемента 73 задержки с первым входом элемента ИЛИ 68, шины 95 и 96, соединяющие выход элемента 74 задержки соответственно с вторым входом элемента ИЛИ 68 и входом элемента 75 задержки, а также шины 97 и 98, соединяющие выход элемента 75 задержки с третьим и вторым входами элементов ИЛИ 66 и 67 соответствен. но.Работа предлагаемого многоуровневого устройства для коммутации.процессоров в многопроцессорной вычислительной системе состоит в обеспечении взаимодействия процессоровпри решении одной задачи (допускающей распараллеливание процесса вычислений) либо некоторого множества задач. Взаимодействие реализуется под действием специальной операционной системы. В результате ееработы процессоры, входящие в состав системы, объединяются в группы,структуры которых. отвечают структуре данных и спзраторов:класса решаемых задач. Системные срецства организации динами ческих связей процессоров системы содержатся в модулях коммутации и процессорах,Модуль коммутации работает слеНа модуль коммутации от связанных с ним процессоров поступаюткоманды. Эти команды могут быть двухтипов: содержащие информацию об ихсвободе либо о запросе на связь. Команды состоят из четырех полей А,В, С и В, где А - поле кода команды, В - поле признака свободы процессора данного типа, С - поле адреса процессора, В - поле управляющейинформации.При поступлении команды, содержащей информацию о свободе, содержимое полей А и В команды с выходаблока 5 связи по шинам связи 32 и31 поступает на блок 9 управленияи инициирует его работу. Одновременно с этим содержимое полей В и Спо шинам 12 и 14 связи поступает напамять 6 занятости модулей коммутации и процессоров и, кроме того, содержимое.поля С передается еще пошине 11 в память 7 адресов свободных модулей коммутации и процессоров. Под действием управляющих сигналов, поступающих на память 6 изблока управления 9 по шинам связи15-18, в памяти 6 запоминается содержимое полей В и С команды. После окончания записи в памяти 6 содержимого полей В и С выполняемойкоманды из памяти 6 в блок 9 управления по шине 19 связи поступаетсоответствующий сигнал. В ответ наэтот сигнал из блока 9 управления.по шине 23 связи на память 7 поступает. управляющий сигнал, под действием которого адрес процессора.предоставившего информацию о свободе, по шине 10 связи поступаетвблок 5 связи, Одновременно с этимблок 9 управления выдает по шине 29сигнал об окончании выполнения принятой команды. Этот сигнал черезблок связи передается по адресу,хранящемуся в памяти 7, на процессор, предоставивший информацию освободеНа этом выполнение даннойкоманды заканчивается,При поступлении команды, содержащей информацию о запросе на связь,так же, как и при поступлении команды, содержащей информацию о свободе, содержимое полей А и В командыс выхода блока 5 связи по шинамсвязи 32 и 31 поступает на блок 9управления и инициируют его работу,а содержимое поля С (адрес процессора) по шине 11 связи из блока9 поступает в память 7. Однако вотличие от реализации команды о сво 1015367боде при реализации команды о запросе на связь на память 6 передаетсятолько содержимое поля В - признаксвободы процессора, Это содержимоепередается по шине 13 связи. В соответствии с содержимым поля В в памяти б осуществляется ассоциативныйпоиск адресов свободынх процессоровтребуемого типа. Поиск адресов выполняется под действием управляющих сигналов, поступающих из блока9 по шинам 15, 17 и 18 связи.Если в памяти б занятости модулей коммутации и процессоров адрессвободного процессора найден, тоэтот адрес из памяти б по шине 21передается в память 7 адресов свободных модулей коммутации и процессоров. Из этой же памяти б пошине 19 связи в блок 9 управленияпередается сигнал об окончании ассоциативного поиска, Под действиемэтого сигнала в блоке 9 управлениявырабатываются сигналы, управляющие обменом информацией между процессором, пославшим запрос на связь,и свободным процессором, адрес которого передан в память 7.Обмен выполняется следующим образом. Из блока 9 управления по шине 23 связи на память 7 поступает уп равляющий сигнал, под действием которого адрес процессора, выставившего запрос на связь, поступает в блок связи по шине 10 связи. Из это" го же блока 9 по шине 33 связи через блок 5 связи на процессор, выставивший запрос на связь, поступает сигнал, управляющий считыванием информации из этого процессора. Считанная информация через блок 5 по шине 26 связи передается в буферную память 8. Одновременно с этим на блок 9 управления по шине 30 связи поступает управляющий сигнал. Под действием этого сигнала с задержкой на время, необходимое для принятия информации в буферную память 8, в блоке 9 управления формируется управляющий сигнал, поступающий по шине 24 связи на память 7 и обеспечивающий передачу адреса свободного процессора по шине 28 связи из памя-, ти 7 в блок 5 связи. По окончании передачи адреса свободного процессора в блок 5 в блоке 9 формируется управляющий сигнал, обеспечивающий передачу первого слова информации, записанной в буферной памяти 8, через блок 5 в свободный функциональный процессор. Этот управляющий сигнал из блока 9 поступает на буферную память 8 по шине 25 связи, а информация в блок 5 и далее в свобод ный процессор передается из буферной памяти 8 по шине 27 связи, Через нременной интервал, необходимый для принятия в свободный процессор перного слова, блок 9 управления выдает управляющие сигналы, инициирующие считывание последующих слов информации из процессора, выставившего запрос на связь, в выбранный сво 5 бодный процессор.Признаком окончания обмена, и следовательно, и команды в целом в случае удовлетворения запроса являетсяотсутствие управляющего сигнала в10 шине 30 связи. В случае, когда обмен не закончен, сигнал в шине 30присутствует всегда - именно этотсигнал инициирует дальнейшую работублока 9 для выполнения требуемых цик 15 лов обмена.Если запрос не удовлетнорен, т.е.в памяти б не найден адрес свободного процессора, то соответствующийсигнал поступает из памяти б в блок20 9 по шине 20 связи. В ответ на этотсигнал блок 9 ныдает управляющийсигнал, который по шине 22 связипоступает в память 7 и формирует вэтой памяти адрес модуля коммутацииболее высокого уровня иерархии. Далее через временной интервал, необходимый для установления кода адреса в памяти 7, в блоке 9 управленияформируется управляющий сигнал,обеспечивающий передачу адреса модуля коммутации более высокого уровня иерархии, хранящегося в памяти 7,в блок 5. Этот управляющий сигналпередается по шине 24 связи, а информация об адресе передается из35 памяти 7 в блок 5 по шине 28 связи,Под действием управляющего сигнала, поступающего из блока 9 наблок 5 по шине 34 связи, команда40 о запросе на связь передается вмодуль коммутации более высокогоуровня иерархии.Процесс. выполнения команды запроса на связь с модулем коммутации45 более высокого уровня иерархии аналогичен рассмотренному выше процессу выполнения команды запроса насвязь с модулем коммутацйи данногоуровня иерархии. В случае окончательного отрицательного ответа модуль коммутации последнего уровняиерархии вырабатывает отрицательныйответ, который передается запраши.вающему модулю.Блок 5 связи работает следующимобразом. Команды от процессорон пошине 48 связи через коммутатор 35и далее по шине 44 связи поступаютв регистр 38 команды и хранятся вэтом регистре н течение всего вре 60 мени выполнения команды. Поля А и0 команды по шинам 32 и 31 соответственно поступают в блок 9 управления. Поле В команды по шине 13 поступает на память 6. Поля В и С по65 шинам 12 и 14 связи соответственнопоступают на память б, а поле С по мутатор 41 по шине 28 связи. Под дейшине связи 11 поступает еше на па- ствием управляющего сигнала, госту- мять 7. Работа блока связи иницииру- пающего из блока 9 управления по шине ется по выполнению команды. 34 связи, команда "Запрос на связь",При выполнении команды, содержа- хранящаяся в регистре 38, по шине 47 щей информацию о свободе процессора 5 связи поступает на коммутатор 41,а с выопределенного типа, после оконча- хода этого коммутатора по шине 51 ния работы памяти б коммутатор 43 связи - в модуль коммутации более выпроизводит коммутации управляющего сокого уровня иерархии. сигнала, поступающего из блока 9 Блок управления (Фиг. 4) работает управления по шине 29 связи в про следующим образом. По шине 32 связи цессор, представивший информацию с блока 5 связи на элементы И 58 и о свободе. Адрес этого функциональ и усилители 55 и 54 поступает ного процессора поступает на комму- содержимое поля А команды. По шине татор 43 из памяти 7 по шине 10 свя связи на элементы И 58 и 57 постузи. 15 пает информация поля 0 команды, ПриПри выполнении команды Запрос выполнении команды "Информация о свона связь" в случае, если в памяти б боде" в соответствии с кодом выполнайден адрес свободного процессора няемой команды на выходе усилителя требуемого типа, происходит обмен 56 устанавливается разрешающий по- информационными словами между про О тенциал этой команды, а управляющий цессором, пославшим запрос на связь, сигнал проходит через элемент И 57. и свободным процессором. При обме- С выхода этого элемента по шине 78 не информацией управляющий сигнал, связи через элемент ИЛИ 63 управляюпод действием которого происходит щий сигнал поступает в регистр 62 считывание информации из процессо и устанавливает в этом регистре код ра, выставившего запрос на связь, команды "Чтение по признакуф. С выпоступает из блока 9 управления на хода регистра 62 код команды по шикоммутатор 43 по шине 33 связи, Адрес не 17 связи поступает в память б заэтого процессора поступает на ком- нятости модулей коммутации и процес- мутатор 43 из память 7 по шине 10 соров. Через время Г элемента 69 связи. Сигнал, поступаюций на ком задержки после поступления управ 30мутатор 43 по шине 33 связи, про- ляющего сигнала в регистр 62 управ- ходит через этот коммутатор и по ши- ляющий сигнал поступает в память б не .53 связи поступает в требуемый по шине 16 связи, а также по шине15 связи через элемент ИЛИ 64. ВреСчитываемое информационное слово 35 менной интервал Т равен времени, из процессора по шине 49 поступает необходимому для формирования кода на коммутатор 36 и далее по каналу в регистре 62, Через время Т 2 через 45 в регистр 39 слова. Из регистра элемент ИЛИ 65 в память 6 по шине 18 39 это слово по шине 26 связи пере- связи поступает сигнал начала выполдается в буферную память 8. Одно нения операции в этом блоке, После временно с поступлением информацион- окончания работы памяти 6 в блок 9 ного слова в регистр 39 из процессо- управления (фиг. 3) поступает сигнал ра на коммутатор 37 по шине 50 свя- на элемент И 61, Так как на второй зи поступает управляющий сигнал,ко- вход этого элемента поступает разторый из коммутатора 37 по шине 46 45 решающий потенциал с усилителя 54, связи поступает на усилитерь 40 и управляюц 1 ий сигнал поступает в блок далее по шине 30 связи в блок 9 уп-5. модуля коммутации по шине 29, а равления. в память 7 этого модуля - через эле.Под действием управляющего сигиа- мент ИЛИ бб по шине 23 связи, Под ла, поступающего из блока 9 в буфер О действием этих сигналов в процессор, ную память 8 по шине 25 связи, ин- предоставивший информацию о свобоформационное слово, хранящееся в бу- де, поступает сигнал об окончании ферной памяти 8, по шине 27 связи выполнения данной команды. передается на коммутатор 42, а скоммутатора 42 по шине 52 связи - на связь" управляющий потенциал в свободный процессор. Адрес этого формируется на вых д у55 ыхо е силителя 55, и оцессора передается на коммутатор а управляющий сигнал проходит че из памяти 7 по шине 28 связи. рез элемент И 58. С выхода элеменВ сЛучае, если при выполнении ко- та И 58 по шине 1 рине 81 связи через злеманды фЗапрос на связь" адрес сво- мент ИЛИ 63 управляющий сигнал пос 62 и станавлива-, бодного процессора в памяти б данно- -"- тупает в регистр б и у го модуля коммутации не найден, в ет в этом регистре код команды "Чтепамяти 7 этого модуля коммутации фор- ние по признакуф, Через время мируется адрес в 4 одуля коммутации бо- элемента 70 задержки управляющий лее высокого уровня иерархии. Этот сигнал поступ е адрес из памяти 7 поступает на ком на элемент ИЛИ 64 и, пройдя черезэтот элемент, в память 6 по шине 15связи. Временной интервал с элемен5та 70 задержки равен временномуинтервалу , элемента 69 задержки.Через время ь, элемента 72 задержки через элемент ИЛИ 65 в память 6по шине 18 поступает сигнал началавыполнения операции в этом блоке.Временной интервал ь равен временному интервалу Г 2Если в памяти 6 найдено слово с .данным ассоциативным признаком, тов этом блоке формируется сигналокончания его работы, который поступает по шине 19 связи на элементИ 59 и проходит через него, так какна первом входе этого элемента имеется разрешающий потенциал, Формируемый на выходе усилителя 55. Под действием сигнала, сформированного навыходе элемента И 59, происходитобмен информацией между процессором,выставившим команду "Запрос на связьи свободным процессором,Управление обменом реализуетсяследующим образом, Под действием управляющего сигнала, сформированногона выходе элемента И 59, управляющий сигнал поступает в память 7 модуля коммутации по шине 23 связи свыхода элемента ИЛИ 66, а в блок 5модуля коммутации - по шине 44 связи с выхода элемента ИЛИ 67. Поддействием этих управляющих сигналовпроисходит считывание информационных слов из процессора, выставившего команду "Запрос на связь".Одновременно со считыванием информации из процессора, выставившего команду "Запрос на связь", управляющий сигнал поступает по шине 30связи на усилитель 56. Через времяТ 5 , необходимое для формированиякода считанного информационного слова в буферной памяти 8 (фиг. 2), наэтот блок по шине 25 связи поступает управляющий сигнал. Управляющийсигнал поступает также в память 7модуля коммутации с выхода элементаИ 68 по шине 24 связи,. Под дей-.ствием управляющих сигналов, посту-пающих по шинам 24 и 25 связи происходит передача информации из буфер-.ной памяти 8 модуля коммутации всвободный процессор, удовлетворяющий запрос.Через временной интервал Т , необходимый для передачи информационного слова из буферной памяти 8 всвободный процессор, управляющиесигналы с выходов элементов ИЛИ 66и 67 по шинам 23 и 33 связи соответственно снова, поступают на память.7 и блок 5 связи модуля коммутациидля организации нового цикла обмена информацией между процессором,выставившим запрос на связь, и свободным процессором, удовлетворяющимэтот запрос.Признаком окончания цикла обменаинформации является отсутствие управляющего сигнала, приходящего из про 5 цессора по шине 30 связи.Если же в памяти 6 не найдено слово, удовлетворяющее требуемому признаку опроса, то в этом блоке вырабатывается управляющий сигнал, пос 10 тупающий на элемент И 60. Так как напервом входе этого элемента имеетсяразрешающий потенциал (этот потенциал поступает с выхода усилителя 55по шине 90 связи), на выходе элемента И 60 Формируется управляющий сигнал. Этот сигнал поступает по шине22 связи в память 7 и устанавливаетв ней код адреса модуля коммутацииболее высокого уровня иерархии. Через время ь,6 элемента 73 задержкиуправляющий сигнал поступает по ши 11не 34 связи в блок 5 модуля коммутации, а по шине 24 - в память 7этого процессора. Временной интервал необходим для Формирования впамяти 7 кода адреса модуля коммутации более высокого уровня иерархии,Под действием управляющих сигналов, поступающих по шине 24 связив память 7 и по шине 34 связи вблок 5, данный модуль коммутациипосылает команду фЗапрос на связь"в модуль коммутации более высокогоуровня иерархии.З 5 Применение в группах модулей коммутации связей типа каждый с каждымпозволяет использовать укрупненныеструктурные единицы мультипроцессорных систем - группы процессоров,40 обладающие повышенной функциональной гибкостью благодаря динамическим связям и обеспечивающие в процессе решения задачи возможностьнастройки соответствующей группы45 на более сложные структуры данныхи операторов, чем в известных системах. В результате повышается коэффициент использования оборудования мультипроцессорных вычислительных систем и увеличивается их производительность.Применение модуля коммутации,содержащего память адресов свобод-.ных модулей коммутации в процессоров в сочетании с нелинейной памятью занятости модулей коммутациии процессоров, повышает Функциональные возможности коммутации процессоров, расширяет возможности распараллеливания процесса решения60 вычислительных задач,.а также приводит к увеличению коэффициента использования оборудования и производительности многопроцессорных систем.