Запоминающее устройство с коррекцией ошибок

О П И С А Н И Е ( 1942160ИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскикСоциалистическимиРеспублик(23)Приоритет 3 Ьдуларстюды камнтат СССР в дедам нзабретеннй н отнрытнй(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С КОРРЕКЦИЕЙОШИБОК 1Предлагаемое изобретение относит- ся к автоматике и вычислительной тех нике и может быть использовано в процессоре электронной вычислительной машины для хранения информации с возможностью обнаружения и исправления ошибок. По основному авт. св. т 744740 известно запоминающее устройство с коррекцией ошибок, содержащее матричный накопитель, соединенный с регистром адреса и информационным регистром, выход которого подключен к первому входу блока контроля, логический блок, первый и второй входы которого подключены соответственно к выходам регистра адреса и информационного регистра, а выход соединен с входом генератора четности и ин. формационным входом регистра адреса, формирователь запросов управления, входы которого подключены к выходу . блока контроля и входу устройства,выход соединен с входом блока управления, выход которого подключен куправляющим входам регистра адреса,информационного регистра и логического блока, селектор, блок поразрядного сравнения, регистр четностистолбцов, элемент НЕ и дополнительный информационный регистр, входы которого подключены соответственно к 1 овыходам логического блока, информационного регистра и генератора четности, а выход соединен с одним извходов матричного накопителя и первым входом блока поразрядного срав-.нения, второй вход которого подключен к выходу блока селектора, входыселектора соединены соответственнос выходами информационного регистраи регистра четности столбцов, входы 20 которого подключены к выходу блокапоразрядного сравнения и входу устройства, который через элемент НЕсоединен с вторым входом блока контроля, выход регистра четности столб942160 ставитевь В, Гордоновахред Т. Иатонка мчи орректор едактор С. Крупенина аказ. 4853/4 е Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4 Тираж 622ВНИИПИ Государстпо девам изоб3035, Москва, Жнного тенийРау Подпискомитета СССРи открытийская наб д.цов подключен к третьему входу логического блока, управляющие входы дополнительного информационного регистра, блока поразрядного сравнения иселектора соединены с выходом блокауправления Г 1 3,Недостатками известного устройства являются низкая эффективностьконтроля, что объясняется низкимбыстродействием при исправлении оши обок (чтобы исправить одиночную ошибку, необходимо последовательно считать информацию из всего матричногонакопителя, что требует значительныхзатрат времени) и невозможностью 15обнаружения кратных ошибок (двойных,четырехкратных и т.д.). Цель изобретения - повышение эффективности контроля.Поставленная цель достигается тем что в запоминающее устройство с коррекцией ошибок дополнительно введены матричный накопитель, блок анализа кратных ошибок, селектор адреса, счетчик адреса и блок задания цикла проверки, первый вход которого подключен к выходу блока управления, а второй вход блока задания цикла проверки является вторым входом устройства, первый выход блока задания цикла проверки подключен к соответствующему входу формирователя запросов управления, а второй выход блока задания цикла проверки подключен к входу счетчика адреса, выход которого подключен к первому информационному входу селектора адреса и к соответствующему входу логического блока, второй информационный вход4 О селектора адреса подключен к выходу регистра адреса, управляющий вход селектора адреса подключен к соответствующему выходу блока управления и к первому входу блока анализа кратных ошибок, второи вход которого под 45 ключен к выходу регистра четности столбцов и к первому входу дополнительного матричного накопителя, второй вход дополнительного матричного накопителя подключен к выходу селектора адреса, а выход дополнительного матричного накопителя подключен к вторым информационным входам регистра четности стобцов.Кроме того, блок задания цикла проверки содержит триггер, элементы И и счетчик, первый вход которого является первым входом блока задания цикла проверки, выход счетчикаподключен к первому входу триггера,выход которого подключен к первымвходам первого и второго элементов И,выходы первого и второго элементов Иявляются соответственно первым и вторым выходами блока задания цикла проверки, вторые входы счетчика, триггера и элементов И являются вторымвходом блока задания цикла проверки.Кроме того, блок анализа кратныхошибок содержит регистр и счетчик,выход которого является выходом блокаанализа кратных ошибок, первый входсчетчика подключен к выходу регистра, первый вход которого являетсяпервым входом блока, вторые входырегистра и счетчика являются вторымвходом блока анализа кратных ошибок,На фиг, 1 изображена блок-схемазапоминающего устройства с коррекцией ошибок; на фиг. 2 - блок заданияцикла проверки; на фиг, 3 - блок анализа кратных ошибок; на фиг,блок управления; на фиг. 5 - формирователь запросов управления; нафиг. 6 - логический блок,Запоминающее устройство с коррекцией ошибок (фиг, 1) содержит матричный накопитель 1, информационныйрегистр 2, блок 3 контроля, селектор 4, дополнительный информационныйрегистр 5, логический блок 6, формирователь 7 запросов управления, блок8 управления, регистр 9 адреса, регистр 10 четности столбцов, блок 11поразрядного сравнения, блок 12 задания цикла проверки, селектор 13 адреса, блок 14 анализа кратных ошибок,генератор 15 четности, дополнительный матричный накопитель 16, счетчик17 адреса, вход 18 сброса устройства,элемент НЕ 19, синхровход 20 устройства, выход 21 устройства.1Блок 12 задания цикла проверки(фиг. 2) содержит первый и второйвходы 22 и 23 блока, счетчик 24,триггер. 25, первый и второй элементыИ 26 и 27, первый и второй выходы 28и 29 блока.1Блок 14 анализа кратных ошибок42160 55 5 9дешифратор 38 микроопераций и вход39 памяти 35 микрокоманд,Формирователь 7 запросов управления (фиг. 5) содержит первый вход 40шифратора 41, второй и третий входы42 и 43 шифратора 41, выход 37 блока8 управления, регистр 44 адреса микрокоманды и выход 45 формирователя,Логический блок 6 (Фиг. 6) содержит местную память 46, арифметическологический узел 47 первый и второймультиплексоры 48 и 49, третий и четвертый входы 50 и 51 блока, второйи первый входы 52 и 53 блока, выход54 блока.Устройство работает следующим образом.В матричном накопителе 1 (Фиг. 1).хранятся Й-разрядные слова памяти,в которых размещаются команды программы и данные. Каждое слово памятиимеет один контрольный разряд, образованный суммированием по модулю 2и последующим инвертированием результата) информационных разрядовслова, т.е; физическая длина словапамяти равна й + 1 разрядов. Крометого, матричный накопитель 1 логически разделен на и-е количествостраниц. Группе 1-х разрядов всехслов (для 1=1,2,3 й.И+1) каждойстраницы памяти приписан один контрольай разряд - разряд четности1 го стобца и-й страницы (если расположить слова памяти, то 1-й столбец и-й страницы). Все й + 1 разрядычетности столбцов сгруппированы в(й + 1)-разрядные слова четностистолбцов каждой страницы. Каждый1-й разряд слова четности столбцовстраницы образуется суммированиемпо модулю 2 (с инвертированием результата) всех разрядов 1-го столбцастраницы, Таким образом, для всегоматричного накопителя 1 полагаетсяи слов четности столбцов. Все словачетности столбцов хранятся в ячейкахдополнительного матричного накопителя 16, Емкость накопителя 16 определяется числом страниц матричного накопителя 1 5 - 1 О5 20 25 30 35 При запуске устройства на входе 18 сброса устройства вырабатывается сигнал сброса, приводящий систему в исходное состояние. По этому сигналу все разряды регистра 10 четности столбцов принудительно устанавливаются в "1", счетчик 17 адреса прини 6мает значение - 1 и формировательзапросов управления выдает в блок 8управления запрос на процедуру приведения системы в исходное состояние.При выполнении этой процедуры содержимое матричного накопителя 1 обнуляется и для каждого слова памятиформируется единичный контрольныйразряд слова, кроме того, происходитзаполнение единицами всех слов четности столбцов в накопителе 16.Обнуление содержимого матричногонакопителя 1 и заполнение единицамиматричного накопителя 6 происходитв следующей последовательности:1) в логическом блоке 6 подготавливается адрес первого слова первой страницы матричного накопителя2) полученный адрес засылается врегистр 9 адреса и в информационныйрегистр 2 из матричного накопителя 1считывается обнуляемое слово, таккак в обнуляемом слове может сказаться ошибка, работа блока 3 контроля на время приведения в исходное состояние заблокирована через элементНЕ 19 сигналом сброса на входе 18сброса устройства;3) в дополнительный информационный регистр 5 с выхода логическогоблока 6 заносится нулевая информация, в контрольный разряд дополнительного информационного регистра 5заносится выход генератора 15 четности;4) сформированное в дополнительном инФормационном регистре 5 нулевое слово с единичным контрольным разрядом записывается в матричный накопитель 1;5) адрес страницы передается из регистра 9 адреса через селектор 13 адреса на адресный вход накопителя 16 и производится заполнение единицамииз регистра 10 четности столбцов слова четности столбцов страницы;6) в логическом блоке 6 производится модификация адреса;7) шаги 2-4,6 продолжаются до завершения обнуления всего матричного накопителя 1, а шаг 5 выполняется столько раз, на сколько страниц логи-. чески разбит матричный накопитель. Таким образом, в исходном состоянии все слова памяти обнулены, контрольные разряды всех слов равны единице, в памяти четности столбцов всеячейки заполнены единицами, т.е.все разряды слов четности каждойстраницы содержат единицы,При записи в матричный накопитель1 произвольной информации по какомулибо адресу выполняются следующиедействия, В регистр 9 адреса помещается адрес слова памяти, в которомбудет выполняться запись, первоначальное содержимое этого слова считы цвается в информационный регистр 2,В дополнительный информационный регистр 5 с выхода логического блока 6заносится новая записываемая информация, Селектор 4 по сигналу из блока 8 управления передает на вход блокапоразрядного сравнения содержимоеинформационного регистра 2, На другой вход блока 11 поразрядного сравнения поступает содержимое дополнительного информационного регистра 5.По сигналу из блока 8 управления селектор 13 адреса пропускает на адресный вход матричного накопителя 16адрес страницы, в которую записыва- дется информация. По этому адресу изматричного накопителя 16 в регистр 10четности стобцов считывается словочетности этой страницы, Если в какойлибо паре 1-х разрядов информационного регистра 2 (старые данные) идополнительного информационного регистра 5 (новые данные) обнаруженонесравнение, на выходе 1-го разрядаблока 11 поразрядного сравнения выЗ 5рабатывается сигнал переключения1-го разряда регистра 10 четностистолбцов. Каждый разряд регистра 10четности столбцов выполнен на триггере со счетным входом, изменяющемсвое состояние по сигналу переключения данного разряда, который вырабатывается на соответствующем выходеблока 11 поразрядного сравнения. 45Хаким образом, модификация контрольного разряда столбца страницы выполняется только в,том случае, когда в соответствующий разряд слова памяти записывается единица, а предыдущее состояние этого разряда было нулевым, или при записи нуля, если в разряде перед записью была единица. После изменения содержимого в регистре 10 четйости столбцов производится запись в матричный накопи тель 1 новой информации и одновременно в матричный накопитель 16 содержимого регистра 10 четности столбцов. Слова четности столбцов страниц сохраняют текущее состояние контрольных разрядов столбцов, изменяя состояние при любой модификации данных в каждой странице матричного накопителя 1.Если в процессе обработки данныхпосле считывания очередного словаиз матричного накопителя 1 в инфор"мационный регистр 2 блок 3 контроляобнаруживает ошибку, в формирователь 7 запросов управления выдаетсясигнал о наличии ошибки, Формирователь 7 запросов управления возбуждает запрос, по которому блок 8 управления запускает последовательностьдействий по обработке возникшей ошибки, Эта последовательность включаетсохранение содержимого регистра 9адреса (адрес ячейки, в которой обнаружена ошибка) в местной памяти 46логического блока 6. В регистр 10четности столбцов передается словочетности столбцов данной страницы,Далее происходит считывание всехячеек данной страницы матричного накопителя 1 с параллельной модификацией содержимого регистра 1 О четности столбцов. Для обеспечения этоймодификации в дополнительном информационном регистре 5 при выполнениичтения из матричного накопителя 1формируется нулевая информация, поэтому на выход блока 11 поразрядного сравнения будет выдаваться содержимое информационного регистра 2,Каждый разряд регистра 10 четностистолбцов при выполнении этой после-.довательности будет подсчитыватьконтрольную сумму разрядов соответствующего столбца страницы,После очередной модификации регистра 1 О четности столбцов информация, прочитанная в информационныйрегистр 2, пересылается в дополнительный информационный регистр 5 изаписывается в матричный накопитель 1по прежнему адресу, После считываниявсех слов страницы матричного накопителя 1 в регистре 10 четности столб.цов будет сформирована контрольнаясумма всех столбцов данной страницыматричного накопителя 1.Для определения типа возникшей ошибки содержимое регистра 10 четности столбцов передается на анализ в логический блок 6. При отсутствии ошибок или при наличии четного числа9 9421 ошибок в одном и том же разряде нескольких слов все разряды регистра 10 четности столбцов будут равны единицам, Так как подсчет четности столбцов выполняется только при обнаружении ошибки, такое состояние регистра О четности столбцов будет говорить о наличии ошибки в одинаковом разряде четного числа слов страницы. Одиночная ошибка приведет к тому, 1 о что контрольная сумма столбца, которому принадлежит разряд с ошибкой, окажется нулевой. Все разряды регистра 10 четности колонок, за исключением одного, в этом случае будут 15 единичные, Дпя исправления одиночной Ошибки результирующее содержимое регистра 10 четности столбцов инвертируется. Инвертирование обеспечивается выдачей единиц во всех разрядах щ на выход блока 11 поразрядного сравнения, Генерация единиц на выходе этого блока задается специальным управляющим сигналом, который вырабатыеается блоком 8 управления. После 25 инвертирования в регистре 10 четности столбцов установлен е единицу толька один разряд, соответствующий сбойному разряду в слове памяти. Адрес ошибочного слова пересылается из местной памяти 46 логического блока 6 в регистр 9 адреса, ошибочное слово считывается из .матричного накопителя 1 в информационный регистр 2 и передается в дополнитель 35 ный информационный регистр 5.Блок 8 управления выдает в селектор 4 управляющий сигнал, переключающий селектор 4 на выдачу на выход содержимого регистра 10 четности столбцов. На первый вход блока 11 поразрядного сравнения передается содержимое дополнительного информационного. регистра 5 (исправляемое слово), на второй его вход - нулевое слово ф 5 . с единицей в том разряде, в котором произошла ошибка. В результате на выходе блока 11 поразрядного сравнения формируется исправленное слово памяти, так как ошибочный разряд ин Е вертируется. Регистр 1 О четности столбцов сбрасывается по сигналу сброса из блока 8 управления и затем в него заносится скорректированное слово. После этого скорректирован ное слово пересылается через логический блок 6 в дополнительный ин" формационный регистр 5 и записывает 60 10ся по прежнему адресу в.матричный на копитель 1.Для периодической проверки содержимого матричного накопителя 1 на наличие кратных ошибок устройство содержит блок 12 задания цикла проверки и блок 14 анализа кратных ошибок. По сигналу с синхровхода 20 и при наличии разрешающего цикл проверки управляющего сигнала с выхода блока 8 управления блок 12 задания цикла проверки посылает сигнал е формирователь 7 запросов управления и одновременно модифицирует счетчик 17 адреса на +1, Так как после установки устройства в исходное состояние сигналом с входа 18 сброса .устройства счетчик 17 адреса имел значение "1, то теперь он имеет значение "0", Блок 8 управления по запросу формирователя 7 запросов управления вырабатывает последовательность управляющих сигналов для проверки содержимого матричного накопителя 1. Под воздействием управляющего сигнала блока 8 управления селектор 13 адреса пропускает на адресный вход матричного накопителя 16 адрес первого слова четности столбцов, который считывается в регистр 10 четности столбцов. Кроме этого, адрес первой страницы со четчика 17 адреса поступает в логический блок 6, где формируется адрес первого слова первой страницы, который запоминается е местной памяти 46 логического блока 6 и одновременно пересылается с выхода логического блока 6 в регистр 9 адреса.Информационный регистр 2 принимает прочитанное слово матричного накопителя 1, в дополнительном информационном регистре 5 формируется нулевая информация, которая передается на первый вход блока 11 поразрядного сравнения. Блок 3 контроля проверяет правильность информации в информационном регистре 2 и, е случае обнаружения ошибки, выдает сигнал в формирователь 7 запросов управления на выработку запроса на процедуру обработки возникшей ошибки, описанную выше. При отсутствии ошибки содержимое информационного регистра 2 через селектор 4 выдается на вход блока 11 поразрядного сравнения. Значение регистра 10 четности столбцов модифицируется по этой информации.последовательности следующая страница матричного накопителя 1. Когда проверена последняя страница матрич- ного накопителя 1, счетчик 17 адреса устанавливается для проверки первой страницы. Периодичность включения циклов проверки определяется допустимой потерей быстродействия устройства, либо эти циклы запускаются тогда, когда устройство находится в состоянии ожидания.1Блок 12 задания цикла проверки работает следующим образом, По первому входу 22 непрерывно поступает последовательность синхросигналов, число которых подсчитывает счетчик 24 (фиг, 2). Емкость счетчика 24 зависит от того, через какие промежутки времени возможна проверка матричного накопителя 1. Как только счетчик 24 будет заполнен, триггер 25 установится в единичное состояние, которое при наличии на втором входе элемен 40 После модификации регистра 10 четности столбцов информация, прочитанная в информационный регистр 2, пересылается в дополнительный информационный регистр 5 и записывается в матричный накопитель 1 по прежнему адресу.Логический блок 6 модифицирует яадрес, хранящийся в местной памяти 46и описанная выше последовательностьвыполняется столько раз, сколько словсодержит страница матричного накопителя 1, В результате модификаций регистра 10 четности столбцов при отсутствии ошибок в информационных словах страницы матричного накопителявсе его разряды должны содержать единицы. Содержимое регистра 10 четности столбцов по управляющему сигналу из блока 8 управления пересылается в блок 14 анализа кратных ошибок, где производится анализ на число нулей в полученной информации, При наличии более чем одного нуля в полученном слове блок 14 анализа кратных ошибок передает на выход 21 устройства информацию о том, какая произошла ошибка, при отсутствии нулей выдается сигнал правильности записанной информации.После завершения проверки первой страницы перед проверкой следующей счетчик 17 адреса модифицируется на +1 сигналом из блока 12 задания цикла проверки и проверяется в такой жез та И 26 разрешающего сигнала из блока 8 управления на входе 23 формирует сигнал на первом выходе 28 блока 12 задания цикла проверки, который поступает на вход Формирователя 7 запросов управления, формирователь 7 запросов управления организует процедуру проверки содержимого матричного накопителя 1., Перед проверкой очередной страницы матричного накопителя 1 блок 3 управления вырабатыюье 1 сигнал, поступающий на второйвход 23 блока 12 задания цикла проверки, который поступает на второй вход элемента И 27, формирует на вто ром выходе 29 сигнал, модифицирующий по +1 счетчик 17 адреса, После конца цикла проверки матричного накопителя 1 блок 8 управления формируетсигнал, поступающий на второй вход 23, который поступает на входы сброса триггера 25 и счетчика 24, устанавливает их в исходное состояние (нулевое).4 Блок 14 анализа кратных ошибок работает следующим образом. По разрешающему сигналу из блока 8 управ"ления, поступающему на вход 34 управления (Фиг, 3), разрешается прием в регистр 31 сдвига информациииз регистра 10 четности столбцов,и одновременно содержимое счетчика32 обнуляется, Информация в регистре 31 сдвига сдвигается, а счетчик32 считывает число выдвигаемых единиц. Информация о числе единиц передается на выход устройства 21.Разрядность счетчика 32 может бытьвыбрана, например, равной бои 1 с,где 1 - разрядность слова памяти.В этом случае после завершения цикла проверки страницы содержимоесчетчика 32 однозначно характеризует наличие в странице ошибок,Изобретение позволяет повысить эффективность контроля, так как .при обнаружении одиночной ошибки в известном устройстве необходимо было подсчитать четности столбцов всего матричного накопителя 1, что требует значительных затрат времени. В предлагаемом устройстве подсчитывается четность столбцов только той страницы, в которой произошла ошибка, и быстродействие устройства при выполнении процедур контроля возрастает пропорционально увеличению емкости дополнительного матричного накопи160 14 Формула изобретения 35Источники информации,принятые во внимание при экспертизеАвторское свидетельство СССРй 744740, кл, 6 11 С 29/00, 1978(прототип).40 1.3 942 теля, Кроме того, появляется возможность периодически производить постраничную проверку матричного накопителя 1 и получить информацию о наличии кратных ошибок,5 Запоминающее устройСтво с кор рекцией ошибок по авт. св, Ю 744740, о т л и ч а ю щ е е с я тем, что, .с целью повышения эффективности контроля, в него введены дополнительный матричный накопитель, блок анали за кратных ошибок, селектор адреса, счетчик адреса и блок задания цикла проверки, первый вход которого подключен к выходу блока управления, а второй вход блока задания цикла про- щ верки является вторым входом устройства, первый выход блока задания цикла проверки подключен к соответствующему входу формирователя запросов управления, а второй выход блока за дания цикла проверки подключен к входу счетчика адреса, выход которого подключен к первому информационному входу селектора адреса и к соответствующему входу логического блокаэ ЭО второй информационный вход селектора адреса подключен к выходу регистра адреса, управляющий вход селектора адреса подключен к соответствующему выходу блока управления и к первому входу блока анализа кратных ошибок, второй вход которого подключен к выходу регистра четности столбцов и к первому входу дополнительного матричного накопителя, второй вход дополнительного матричного накопителя подключен к выходу селектора адреса, а выход дополнительного матричного на" копителя подключен к вторым информационным входам регистра четности столбцов.2. Устройство по и. 1, о т л и ч а ю щ е е с я тем, что блок задания цикла проверки содержит триггер, элементы И и счетчик, первый вход которого является первым входом блока задания цикла проверки, выход счетчика подключен к первому входу триггера, выход которого подключен к первым входам первого и второго элементов И, выходы первого и второго элементов И являются соответственно первым и вторым выходами блока задания цикла проверки, вторые входы счетчика, триггера и элементов И являются вторым входом блока задания цикла проверки. 3. Устройство по и. 1, о т л ич а ю щ е е с я тем, что блок анализа кратных ошибок содержит регистри счетчик, выход которого являетсявыходом блока анализа кратных ошибок,первый вход счетчика подключен к выходу регистра, первый вход которогоявляется первым входом блока, вторые входы регистра и счетчика являются вторым входом блока анализа кратных ошибок, 942)бо