Запоминающее устройство с кор-рекцией программы

ОП ИСАНИЕ ИЗОБРЕТЕНИЯ Союз Советскик Социалнстическик Республик(22) Заявлено 270679 (21) 2775500/18-24 вки Йо соединением сударственный комите СССР о дедам изобретений и открытийДата опублико описания 08. 03. 81(54) ЗАПОИИНИОЩЕЕ УСТРОЙСТВО С КОРРЕКЦИЕЙ ПРОГРАММЫ роюипро. И е 10 15 Изобретение относится к эапо ающим устройствам.Известны запоминающие устройства; с коррекцией программы и контролем блоков памяти И 1 и 2.Одно из известных устройств содержит счетчик номеров ячеек, блок дешифраторов, блок информирования синхроимпульсов, синхрогенератор, читающее устройство, оперативную память, соединенную со схемой сравнения Г 11.Недостатками этого устройства являются сложность построения устройства и уменьшение быстродействия в результате затрат времени на контроль.Наиболее близким техническим ре-шением к предлагаемому изобретению является устройство, содержащее адресный накопитель, связанный с ре- . гистром адреса, числовой регистр, регистр слова, информация в котором может изменяться с помощью регистра кода, исходного состояния, регистр кода неисправных адресов, соединенный с адресными цепями накопителя и постоянной памятью, а также блок управления с сувоаатором, блоком контроля, связанным с число" вым регистром и внешними устройствами. Такое устройство используетметод объемно-неполного реэерви ванияВ адресный накопитель запсываются инФормационные разряды граммы н бит контроля по четностНа регистре кода неисправных адресов набираются коды адресов информационных ячеек основной постоянной памяти, которые имеют отказавший разряд. В дополнительной постоянной памяти записывается номер отказавшегося разряда в информационной ячейке. В случае обнаружения ошибки блоком контроля происходит вос" становление неисправных информацион" ных разрядов программы 21.Недостатками этого устройства являются необходимость перепрошивки дополнительной постоянной памяти, ограниченность числа корректируе. - ызх слов и снижение быстродействия.Цель изобретения - повышение быстродействия путем сокращения времени отладки программ, хранящихся в постоянной памяти процессра или вычислительной систевы.Поставленная цель достигается тем, что в запоминающее устройство .с коррекцией программы, содержащееблок управления, блок постояннойпамяти, регистр кода неисправныхадресов, адресный и числовой регистр,соединенные с регистром исходногосостояния, введены блок селекцииадресов, один выход которого под 5ключен к первому входу блока постоянной памяти, другой выход - ко входурегистра кода неисправных адресов, апервый вход - к первому выходу адресного регистра, дополнительный адресный регистр, один вход которого соединен со вторым выходом адресногорегистра, шифратору вход которогосоединен с первым выходом регистракода неисправных адресов, а выход -со вторым входом дополнительного адресного регистра, дополнительныйблок управления, первый вход которого соецинен с кодовой шиной, второйвход - со вторым выходом регистракода неисправных адресов, первый выход - с третьим входом дополнительного адресного регистра, второй выход - со входом адресного регистра,а третий выход- со вторым входомчислового регистра, блок селекциичисла, соединенный с блоком управления, блок полупостоянной памяти,первый вход которого связан с числовым регистром, второй вход - с третьим выходом блока селекции адреса, а третий вход - с четвертымвыхоцом дополнительного блока управления,. четыре элемента И и дна элемента ИЛИ. Первый вход первого элемента И подключен к кодовой шине,второй вход - к пятому выходу дополнительного блока управления, а выход - к первому входу первого элемента ИЛИ, выход которого соединен сонторым входом блока селекции адреса, а второй вход - с выходом второ. 40го элемента И, первый вход которогосвязан с шестым выходом дополнительного блока управления, а второй вход -с выходом дополнительного адресногорегистра. Первый вход третьего элемента И подключен к седьмому выходудополнительного блока управления,второй вход - к выходу блока постоянной памяти, а выход - к первомувходу второго элемента ИЛИ, выходкоторого соединен с входом блокаселекции числа, а второй вход - свыходом четвертого элемента И, первый вход которого связан с восьмымвыходом дополнительного блока управления, второй вход - со вторым входом 55числового регистра и выходом блокаполупостоянной памяти. Девятый выходдополнительного блока управленияподключен ко второму входу блокапостоянной памяти. 60На чертеже показана схема запоминающего устройства с коррекцией программы,Запоминающее устройство с коррекцией программы содержит блок 1 управ ления блок 2 постоянной памяти,регистр 3 кода неисправных адресов,адресный регистр 4, числовой регистр5, соединенный с регистром б кодаисходного состояния.С целью повышения быстродействияпутем ускорения отладки. программ внего введены блок 7 селекции адреса,дополнительный адресный регистр 8,шифратор 9, дополнительный блок 10управления, блок 11 селекции числа,блок 12 полупостоянной памяти, первый элемент И - 13, второй элементИ - 14, третий элемент И - 15, четвертый элемент И - 16, первый элемент ИЛИ - 17, второй элемент ИЛИ18,Запоминающее устройстно с коррекцией программы работает в двух режимах: рабочем режиме автоматической коррекции программы при первоначальной отладке системы или переналадке системы на новые задачи ирежиме ручной коррекции записанныхв блок полупостоянной памяти чиселпрограммы (сюда относится также режим первоначального ввода корректируемых чисел в блок полупостоянной памятью),Работа устройства н режиме автоматической коррекции программначинается с поступления из кодовойшины сигналов "уст.о" и "запуск"на первый вход дополнительного блока 10 управления. Дополнительныйблок 10 управления вырабатываетсигналы установки в исходное состояние дополнительного адресногорегистра 8, адресного регистра 4,числового регистра 5 и блока 12полупостоянной памяти. Затем дополнительный блок 10 управленияподает соответствующие сигналыопроса на блок 2 постоянной памятии на блок 12 полупостоянной памяти.Далее на блок 7 селекции адреса изкодовой шины через первый элементИ - 13 на сигналу разрешения с дополнительного блока 10 управленияи через первый элемент ИЛИ - 17поступает код адреса выбираемогочисла. Из блока 7 селекции адресакод адреса поступает по двум каналам: на блок 2 постоянной памяти,где по этому адресу выбираетсячисло, и на регистр 3 кода неисправных адресов. На регистре 3 коданеисправных адресов набраны адреса чисел и массивов которые коррек 7тируются и подлежат выборке из блока 12 полупостоянной памяти. В случае совпадения поступающего рабочего адреса с одним из набранныхадресов чисел и массивов из регистра 3 кода неисправных адресов надополнительный блок 10 управленияпоступает импульс, по которому вырабатывается сигнал подачи в блок1 управления числа из блока 2 попостоянной памяти, в противном случае - из блока 2 постоянной памяти.В режиме ручной коррекции записанных в блок полупостоянной памяти чисел или первоначального ввода корректируемых чисел, адрес числа определяется адресным регистром 4 и подается через блок 7 селекции адресана блок 12 полупостоянной памяти.Код корректируемого числа набираетсяна регистре б кода исходного состояния и вводится в блок 12 полупостоянной памяти через числовой регистр5. По сигналам управления с дополнительного блока 10 управления произнодится запись числа в блок 12полупостоянной памяти. Записанноечисло может быть проконтролированов режиме считывания на числовомрегистре 5, Дополнительный блок10 управления состоит из ряда стандартных логических элементов, элементов задержки, триггеров, регистров и тумблеров установки режимаОн включает в себя элементы И, ИЛИ,инверторы НЕ, генератор стандартных сигналов прямоугольной 4 ормы,счетчик на триггерах, триггеры рабочего режима и режима ручной коррекции, триггеры записи-считыванияи элементы согласования. В рабочемрежиме дополнительный блок 10 управления преобразует поступаюШиеиз блока 1 управления сигналы запуска и установки нуля в сигналыразрешения пропуска рабочего адреса через первый элемент И .13 в блок2 постоянной памяти и через второйэлемент И 14 из дополнительного адресного регистра 8 в блок 12 полупостоянной памяти. Сигнал с регистра кода неиспранных адресов 3преобразуется в дополнительном блоке 10 управления в сигналы разрешения пропуска числа в блок 1 управления из блока 2 постоянной памятичерез третий элемент И 15 или изблока 12 полупостоянной памяти через четвертый элемент И 16 (с помощью специальных триггеров). В режиме ручной коррекции дополнительный блок 10 управления устанавливает режим записи в блок 12 полупостоянной памяти с помоц 1 ью триггера записи-считывания, управляетвыдачей адреса из адресного регистра 4 в блок 12 полупостояннойпамяти через блок 7 селекции адреса, осуШествляет подачу сигналовзапуска и установки нуля с генератора стандартных сигналов н блок12 полупостоянной памяти и организует передачу корректируемогочисла из числового регистра б навход-выход блока 12 полупостояннойпамяти,Таким образом, н запоминаюцемустройстве с коррекцией программымогут быть введены и откорректиро 15 стоянной памяти или корректируемого числа из блока 12 полупостояннойпамяти.Так как блок 12 полупостоянной памяти содержит только К чисел, которыемогут подключаться вместо любых изи чисел, храняшихся в блоке 2 постоянной памяти (причем, может быть,что К(си), то весь массив блока 12полупостоянной памяти разбиваетсяна и массивов по количеству адресоврегистра 3 кода неисправных адресов.Массивы из блока полупостоянной памяти могут выбираться как полностью,так и по отдельным числам, поэтомудля получения исполнительного адреса массива или числа в блоке 12полупостоянной памяти, который несовпадает с поступившим рабочим адресом из блока 1 управления или совпадает не полностью, включается дополнительный адресный регистр 8. Этотрегистр управляется шифратором 9, преобразующим сигналы с регистра3 кода неисправных адресов в сигналы установки триггеров дополнительного адресного регистра 8 (при сов падении поступившего рабочего адреса с одним из адресов регистра 3 кода неисправных адресов), При этом дополнительный адресный регистр 8содержит только старшие разряды массива или чисел в блоке 12 полупостоянной памяти, а младшие разряды определяются рабочим адресом или разрядами адресного регистра 4, с которого сигналы также поступают на блок 7 селекции адреса и дополнительный адресный регистр 8. Код исполнительного адреса с дополнительного адресного регистра 8 поступает через второй элемент Ипо сигналу разрешения с дополнительного 40 блока 10 управления и через первый элемент ИЛИ 17 на блок 7 селекции адреса и далее на блок 12 полупостоянной памяти. По этому адресу и по сигналам с дополнительного блока 45 10 управления из блока 12 полупостоянной памяти выбирается число, которое подается на четвертый элемент И 16, Таким образом, в устройстве производится выборка двух 50 чисел: из блока 2 постоянной памяти, поступаюшее на третий элемент И 15 и из блока 12 полупостоянной памяти, поступающее на четвертый элемент И 16.55Пропуск того или иного числа черезэти элементы и далее через второй . элемент ИЛИ 18 и блок 11 селекции числа на блок 1 управления производится по сигналам управления с дополнительного блока 10 управления. 40 В случае совпадения рабочего адреса с одним из адресов чисел массивов набранных на регистре кода неисправных адресов, на блок 1 упранления пропускается число из блока 12 полу, 809400ваны любые щ числа из общего информационного объема постоянной памяти в в чисел или любые массивов чисел (общим информационным объемом в К чисел). В рабочем режиме автоматически с минимальными затратами времени производится замена соответствующих чисел и массивов постоянной памяти на откорректированные числа, Такая замена практически не влияет на общий цикл работы устройства, но позволяет значительно ускорить отладку программы в постоянной памяти. Уже отлаженные части программ могут быть зашиты в постоянную память при профилактических работах или при других перерывах в работе вычислительных систем, что позволяет значительно увеличить время эксплуатации систем.Использование предлагаемого запоминающего устройства с коррекцией программы, с введенными в него блоком селекции адреса, дополнительным адресным регистром, шифратором, дополнительным блоком управления, блоком селекции числа, блоком полупостоянной памяти, четырьмя элементами И и двумя элементами ИЛИ, позволяющими производить замену чисел и массивов постоянной памяти в системе управления на откорректированные, легко вводить новые числа и массивы, хранить откорректированные числа в блоке полупостоянной памяти и производить перепрошивку постоянной памяти в любое удобное время, выгодно отличает его от существующих устройств, так как значительно повышает производительность труда в одной из самых трудоемких операций - первоначальной отладке программ и переналадке систем управления на новые задачи.Формула изобретенияЗапоминающее устройство с коррекцией программы, содержащее блок управления, блок постоянной памяти, регистр кода неисправных адресов; адресный и числовой регистры, соединенные с регистром кода исходного состояния, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, оно содержит блок селекции адреса, один выход которого подключен к первому входу блока постоянной памяти, друго выход - к входу регистра кода неисправных адресов, а первый вход - к первому выходу адресного регистра, дополнительныи адресный регистр, один вход которого соединен со вторым выходом адресного регистра, шифратор, вход которого соединен с первым выходом регистра кода неисправных адресов, а выход - со вторым входом дополнительного адресного регистра, дополнительный блок управления, первый вход которого соединен с кодовойшиной, а второй вход - с вторым выходом регистра кода неисправных адресов, первый выход - с третьим входом дополнительного адресного регистра, второй выход - с, входомадресного регистра, а третий выход с вторым входом числового регистра,блок селекции числа, соединенный сблоком управления, блок полупостоянной памяти, первый вход которого соединен с числовым регистром, второй 20 вход - с третьим выходом блока селекции адреса а третий вход " сРчетвертым выходом дополнительногоблока управления, четыре элементаИ и два элемента ИЛИ, первый вход р первого элемента И подключен к кодовой шине, второй вход - к пятому выходу дополнительного блока управления, а выход - к первому входу первого элемента ИЛИ, выход которого соединен с вторым входом блока селекции адреса, а второй входс выходом второго элемента И, первыйвход которого соединен с шестымвыходом дополнительного блока управления, а второй вход - с выходомдополнительного адресного регистра,причем, первый вход третьего элемента И подключен к седьмому выходудополнительного блока управления,второй вход- к выходу блока постоян ной памяти, а выход - к первому входу второго элемента ИЛИ, выход которого соединен с входом блока селекции числа, а второй вход - с выходом четвертого элемента И, первый 45 вход которого соединен с восьмымвыходом дополнительного блока управления, а второй вход - со вторымвходом числового регистра и выходомблока полупостоянной памяти, причем 50 девятый выход дополнительного блока управления подключен к второмувходу блока постоянной памяти.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРР 230521, кл. 6 11 С 29/00, 1969.2. "Автоматика и телемеханика",1974, Р 7, с. 155-171 (прототип).Составитель В.Гордонова Редактор Ъ.Власенко ТехредЖ.Кастелевич Корректор Г. Назарова Заказ 442/70 Тираж 656 ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб., д. 4/5Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4