Процессор ввода-вывода

ОП ИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскнкСоцналнстнческнаРеспубпнн(22) Заявлено 24,11,80 (21) 3240840/18-24с присоединением заявки ЭВ(51)М. Кл, 5 06 Р 3/04 Йеударстввай комитет ВССР дв делам изобретения и еткрытвв(5 З) УЛК 681..З(088,8) 4) ПРОЦЕССОР ВВОДА-В брете накопителями и ной технике ввода-вывод но для постр вычислитель вленной сет Известесодержащийкий блок, блрегистры и характеристьв и эф ому посодержа.кийов, стекр тригфняе относится к вычислитель,а именно к процессорама, и может быть использоваоения многопроцессорныхных комплексов с разветью внешних устройств,процессор ввода-вывода,блок управления, арифметичесок регистров, блоки обмена,коммутаторы 1. Однако данное устройствозуется недостаточными гибкофективностью.Наиболее близок к предлагаемтехнической сущности процессор,щий блок управления, арифметичесблок, блоки обмена, блок регистррегистров, регистры, дешифраторыгер, логический коммутатор, приорные блоки и буферный регистр,Однако известный процессор имнедостаточную пропускную способнцри передаче составных массивов мации между внешнимицентральной памятью,Цель изобретения - повышение пропускной способности процессора.Поставленная цель достигается тем,что в процессор ввода-вывода, содержащий блок управления, первый вход которого соединен со вкопом процессора, выход блока управления соединен с первымивходами первого блока регистров, стекарегистров, арифметического блока, первого, второго, третьего и четвертого регистров и через пятый регистр - с первым входом шестого регистра, выходкоторого соединен с первым входом каждого блока обмена группы, группа выходдов шестого регистра через первый дешифратор соединена со вторыми входамисоответствующих блоков обмена группы,первый выход первого регистра черезвторой дешифратор соединен со вторымвходом блока управления, третий входкоторого соединен с перщтм выходомпервого блока регистров, второй входС) 9344 триггеров соединены с третьим и четвертым входами первого узла триггеров, второй выход второго узла триггеров соединен с третъими входами седьмого и девятого триггеров, выходы восьмого регистра соединены с пятым входом первого триггера и первым входом второго дешифратора, выходы девятого регистра соединены с четвертым входом двунап равленного коммутатора и вторым входом 10 второго дешифратора, третий выход второго узла триггеров соединен со вторым входом. десятого триггера, выход которого соединен с третьим входом второго узла триггеров, пятым входом второго и коммутатора ипятым входом двунаправленного коммутатора, соединенного с шиной обмена, вторые выходы второго и третьего счетчиков соединены с восьмым и девятым входами первого комму- щ 65 20татора, десятый вход которого соединен с выходом четвертого регистра ивторым входом четвертого коммутатора,выход второго регистра через четвертый коммутатор соединен с третьимвыходом блока и вторым входом третьего счетчика, выход третьего регистрасоединен с пятыми входами второго ипятого тратера, выходы пятого и шестого регистров соединены с входамипервого и третьего дешифраторов, выходдевятого триггера соединен с шестымвходом первого триггера.Источники информации,принятые во внимание при экспертизе1. Патент США, Ио 4090248,кл, 364-900, опублик. 1978.2, Патент США % 3905023,кл, 340-172,5, опублик. 197 б (прототип)30 Э 5 4 О 45 55 3 034 .которого и второй вход второго регистра соединены со вторым выходом первого регистра, второй вход которого и четвер: тый вход блока управления соединены с первым выходом седьмого регистра, вход которого и третий вход первого регистра .соединены с выходами восьмого регистра, выход, второго регистра соединен со вторыми входами арифметического блока и стека регистров, выход которого соединен с третьим входом второго регистра и пятым входом блока управления, второй выход первого блока регистров соединен с третьим входом арифметического блока, выход которого через девятый регистр соединен с первым входом первого буферного регистра, выход которого соединен с первым входом первого коммутатора, выход которого соединен с первым входом десятого регистра, груп О па выходов которого является группой выходов процессора, группа входов которого соединена с группой входов логического коммутатора, первый выход которого соединен с первым входом первого приоритетного блока, выход которого соединен со вторыми входами четвертого, десятого и первого буферного регистров, шестым входом блока управления и первым входом одиннадцатого регистра, выход которого срединен с третьим входом каждого блока обмена группы, группа выходов одиннадцатого регистра через третий дешифратор соединена с четвертыми входами соответствующих блоков обмена группы, первый выход каждого из которых соединен через второй приори. тетный блок с группой входов двенадцатого регистра и первым входом двенадцатого регистра, выход которого соединен со вторым входом четвертого регистра, и через второй буферный регистр - со вторым входом первого коммутатора, второй, третий и четвертый входы двенадцатого регистра соединены с первым, вторым и третьим выходами каждого блока обмена группы; четвертые выходы которых соединены через третий приоритет ный блок с группой входов восьмого регистра, вход которого соединен со вторым выходом каждого блока обмена группы, соединенного шиной обмена с внешними устройствами, группа входов процессора соединена с группой входов тринадцатого регистра, первый выход которого соединен с первым входом логического коммутатора и через четырнадцатый регистр со вторым входом одиннадцатого регистра и четвертым входом первого регистра,второй выход тринадцатого регистра через четвертый дешифратор соединен с третьим входом одиннадцатого регистра и седьмым входом блою управления, третий выход первого блока регистров через пятнадцатый регистр соединен с третьим входом первого буферного регистра и вторым входом шестого регистра, третий вход которого соединен с выходом третьего регистра и первым входом пятого дешифратора, второй вход и выход которого соединены соответственно со вторым выходом седьмого регистра и третьим входом стека регисчров, выходы четвертого регистра соединены с группой входов первого приоритетного блока, второй выход логического коммутатора соединен с первым входом первого триггера, введенывторой блок регистров, шестой дешифратор,и девять триггеров, причем выхоп песятого регистра соединен со вторым входом логического коммутатора и входом второго блока регистров, выход которого соединен со входом тринадцатого регистра и третьим входом логического коммутатора, второй и третий выходы которого соединены с первыми входами соответственно второго и третьего триггеров, выход второго триггера через последовательно соединенные четвертый и пятый триггеры соединен с пятым входом каждого блока обмена группы, выход первого приоритетного блока соединен с первыми входами шестого и сепьмого триггеров входы восьмого триггера соединены с одним из выходов второго приоритетного блока и первым и пятым выходами каждого блока обмена группы, выход восьмого триггера через последовательно соединенные шестой и седьмой триггеры соединен со вторым входом третьего триггера, выход которого соединен со вторым входом первого триггера, вьюод которого соединен со вторым входом второго триггера, четвертый выход первого блока регистров соединен черезшестой дешифратор со входом девятого триггера, выход которого через десятый триггер соединен с шестым входом каждого блока обмена группы.Каждый блок обмена содержит пять коммутаторов, три дешифра тора, десять регистров, два узла триггеров, буферную память, три счетчика, десять триггеров,двунаправленный коммутатор и элемент И, причем выход первого коммутатора соединен с первым входом буферной памяти, выход которой соединен с первым входом второго коммутатора, выход которого соединен с первыми входами трьтьего коммутатора и двунаправленногокоммутатора и вторым выходом блока,первый вход которого соединен с первыми входами первого коммутатора и первого узла триггеров, второй вход которого соединен со вторым входом блока,третий вход которого соединен с первыми входами первого к второго триггерови вторым входом первого коммутатора,четвертый вход блока соединен с первыми входами первого регистра и третьеготриггера и третьим входом первого коммутатора, пятый вход блока соединен совторыми входами буферной памяти итретьего триггера, выход которого соединен с первыми входами второго, третьего, четвертого, пятого и шестого регистров и вторыми входами второго итретьего коммутаторов, первый вьиодпервого узла триггеров соединен с четвертым выходом блока, второй выход ми входами четвертого триггера и второго узла триггеров, третьими входами бу- г 5 таторов, четвертым входом первого коммутатора и вторыми входами второго,третьего, четвертого, пятого и шестогорегистров, третьи входы которого соединены с соответствующими выходами третьего коммутатора, шестой вход блокасоединен со вторым входом четвертоготриттера, выход которого соединен совторым входом второго триггера, четвер.тым входом третьего коммутатора ипервым входом пятого триггера, вьиодкоторого соединен с вторыми входамивторого узла триггеров и двунаправленного коммутатора и первым входом элемента И, вьиод которого соединен с чеъвертым входом буферной памяти, пятымвходом первого коммутатора, вторымвходом пятого триггера и через шестойтриггер - с пятым входом буферной памяти и шестым входом первого коммутатора, вьиод первого дешифратора соединен со вторым входом первого триггера,первым входом седьмого триггера итретьими входами второго и пятого трктгеров, выход второго триггера соединенс первым входом седьмого регистра кчерез восьмой триггер - с первым входом четвертого коммутатора и пятымивыходами блока и входом третьего коммутатора, вьиод первого тратера соединен со вторым входом седьмого регис 1 рак первыми входами восьмого и девятогореГистров, первого счетчика и пятого 5 934465 6коммутатора, выход которого соединен сшестым входом третьего коммутаторак первым входом второго счетчика, выход второго дешкфратора соединен с тре-,тьим входом первого триггера, первымвходом девятого триггера, и четвертымивходамк второго и пятого триггеров, выходы третьего дешифратора соединенысо вторыми входами седьмого и девятого10 триггеров, выход девятого триггера соединен со вторыми входами девятого регкстра, пятого коммутатора, первого регистра, первого счетчика к третьим входом седьмого регистра, выход которогосоединен с первым выходом блока, сеамым входом третьего коммутатора и первым входом третьего счетчика, первыевыходы которого и второго счетчика сое.динены с восьмым и девятым входамитретьего коммутатора, выход седьмоготриггера соединен со вторым входомвосьмого регистра, четвертыми входамк первого узла триггеров соединен с первы- первого триггера к седьмого регистра итретьими входами пятого коммутатора кпервых регистра и счетчика, выход перферной памяти, второго и третьего коммувого регистра соединен с шестым входомбуферной памяти и входом десятого регистра, выход первого счетчика соединенс четвертым входом второго коммутаторак через десятый регистр - с третьимвходом двунаправленного коммутатора,выход которого соединен с первым входомдесятого триггера, вторым входом элемента И, седьмым входом первого коммута 35тора, третьими входамк восьмого й девятого регистров и четвертымк входами пятого коммутатора и первых регистра исчетчика, выход шестого триггера и кервый выход второго узла триггеров соединены с третьим и четвертым входамипервого узла триггеров, второй выходвторого узла триггеров соединен с третьими входами седьмого и девятого триггеров, выходы восьмого регистра соединены с пятым входом первого триттерак первым входом второго дешифратора,выходы девятого регистра соединены счетвертым входом двунаправленного коммутатора и вторым входом второго де 50шифратора, третий выход второго узлатриггеров соединен со вторым входомдесятого триггера, выход которого соединен с третьим входом второго узлатриггеров, пятым входом второго коммутатора к пятым входом двунаправленногокоммутатора, соединенного с шиной обмена, вторые выходы второго к трепегосчетчиков соединены с восьмым к девя-.тым входамк первого коммутатора, дь 7 9344сятый вход которого соединен с выходомчетвертого регистра и вторым входомчетвертого коммутатора, выход второгорегистра через четвертый коммутаторсоединен с третьим выходом блока и вторым входом третьего счетчика, выходтретьего регистра соединен с пятымивходами второго и пятого триггеров, выходы пятого и шестого регистров соединены со входами первого и третьего дешифраторов, выход девятого триггера соединен с шестым входом первого триггераеНа чертеже приведена блок-схемапроцессора. 15Процессор содержит блок 1 управления, арифметический блок 2, блоки 3 и4 регистров, приоритетные блоки 5-7,регистры 8 - 22, логический коммутатор 23, дешифратор 24 - 29, буферныерегистры 30 и 31, стек 32 регистров,коммутатор 33, триггеры 34 - 43 иблоки 44 обмена.Каждый блок обмена содержит буферную память 45, коммутаторы 46 - 50, 25узлы 51 к 52 триггеров, двунаправленный коммутатор 53,регистры 54 - 63,счетчики 64 - 66, дешефраторы 67 - 69триггеры 70 - 79 и элемент И 80,Блок 1 вырабатывает последовательность функциойальных сигналов, необходимых для запуска режимов работы секции управления,Арифметический блок 2 предназначендля формирования адресов программныхэлементов карты работ (по номеру запускаемого внешнего устройства).В состав блока 3 входят регистр словатаблицы устройств, регистр слова таблицы очередей, регистр дескриптора обмена, регистр слова обмена, регистр слова периферийного устройства, регистрдескриптора результата обмена, регистрдескриптора устройства, регистр дескриптора выполненных работ и регистры базовых адресов для хранения базовых адресов, определяющих размещение в опе, ративной памяти программных элементовкарты работ, включающие регистр базового адреса команды, регистр базового адреса таблицы устройств, регистр базово 50го адреса таблицы очередей и регистрбазового адреса дескриптора выполненныхработ. Регистры блока 3 служат для приема и хранения программных элементовкарты работ.Блок 4 выполнен из нескольких последовательно соединенных регистров, предназначенных для временного хранения слу- . 65 Яжебной информации с целью согласованияприема числа иэ памяти и соответствующей ему служебной информации с регистра17 на регистр 20 прк работе с несколькими модулями оперативной памяти, когда запросы в очередной модуль памятивыдаются без задержки на ожидание ответа от предыдущего модуля,Блок 5 предназначен для управленияработой коммутатора 33 и приемом информации на буферные регистры 30 и 31и регистр 11 и для формирования разрядов кода номера.Блок 6 вводят для того, чтобы обеопечкть разрешение конфликтных ситуациймежду блоками обмена при их одновременном обращении,Блок 7 применяют для обеспечениявыбора приоритета по передаче сигналовокончания,Регистр 8 предназначен для приемаи хранения информации, поступающей срегистра 15 и регистра 21; регистр 9 -для хранения разрядов номера устройства;регистр 10 - дпя промежуточного.хркения разрядов номера блока обмена ипередачи их на регистр 13; регистр 11 для приема сигналов запроса на обращение в память; регистр 12 - для приемакэ блока 1 ситналов запуска обмена ипризнака слова управления и передачиих на регистр 13; регистр 13 - дляприема информации в момент старта иокончания обмена; регистр 14- для приема сигнала окончания, кода номера блокака обмена и сигналов передачи дескрипторов результата регистра 15; регистр15 - для передачи дескрипторов результата обмена; регистр 16 - для передачина. буферный регистр ЗО адресов программных элементов карты работ; регистр17 - для приема, хранения и передачи впамять запроса и сопровождающей егоинформации; регистр 18 - для приемаинформациями регистр 19 - для передачизапроса, адреса, когда операции, числа(если код операции - фЗапись") и коданомера обмена; регистр 20 - для прйемачисловой информации иэ памяти, регистр21 - для передачи числовой и служебнойинформации на регистр 8 и регистр 18;регистр 22 - для передачи управляющейинформации на регистр 13 и результатовобмена на буферный регистр ЗО. Логический коммутатор 23 применяется для формирования сигналов управления приемом информации на соответст вующие регистры.9 9344Дешифратор 24 предназначен для дешифрации номера блока обмена и передачи в этот блок сигналов стартаилиокончания); дешифратор 25 - для расшифровки кода команды, принимаемой на5регистр 8, и формирования сигналов,управления для запуска блока 1; дешифратор 26 - для дешифрации кода номераблока обмена и передачи в этот блоксигнала ПРКО и регистра 1 Ф дешифратор 27 - для преобразования кода номера секции в одиночные сигналы, которыеоднозначно определяют принадлежностьинформации соответствующей секции; дешифратор 28 - для преобразования разрядов номера блока обмена; дешифратор 29 - для расшифровки кода признакамассового обмена.Буферные регистры 30 и 31 предназначены для приема информации, сопровождающей запрос в память,Стек 32 регистров служит для хранения информации о работающих блокахобмена и соответствующих внешних устройствах. 25Коммутатор 33 применяется для осуществления выборки информации с буферньи регистров 30 и 31,Триггер 38 предназначен для идентифиющии приема слова таблицы дескрипторов; триггер 39 - для приема сигналапризнака с триггера 41; триггер 40 для передачи на триггер 36; триггер41 - для передачи признака запроса сло.ва таблицы дескрипторов; триггер 42 дня временного хранения и передачи натрипер 43 сигнала признака; триггер43 - для приема признака режима,Буферная память 45 служит для буферизации данных, получаемых из памятиили ор внешнего устройства, промежуточного хранения УСО, СПУ, ТД, дескриптора результата устройства ЙРУ), формирования и хранения дескриптора результач;а обмена.45Коммутатор 46 предназначен для передав информации в буферную память4 Щ коммутатор 47 - для выборки информации е заданного регистра буфернойпаЬяаН 431 коммутатор 48 - для пере 50дани нн ренистры 55 - 59 слова УСОи:слова таблицы дескрипторов; коммутатор 49 - для передачи адреса, содержащегося либо в регистре 55, либо врегистре 57; коммутатор 50 - для управления работой счетчика 65 при каж 55дом вводе (выводе единицы информацииУзел 51 триггеров предназначен дляуправления приемом и передачей сигпаЮ 10лов старта (окончания) обмена, формирования сигналов управления приемом управляющего слова обмена и слова пе риферийного устройства в буферную память 45 и на регистры 57 - 59, а узел 52 - для формирования сигналов, определяющих фазы работы блока обме- . на.Коммутатор 53 предназначен для согласования н связи выходных сигналов блока обмена с линией интерфейса внешнего устройства.Регистр 54, представляющий регистр ; сдвига, предназначен для определения первой свободной ячейки буферной пайнти 45 для записи туда информации.Регистры 55 - 59 предназначены для . хранения управляющей информации 3 ре-гистр 55 - начальный адрес таблицы дескрипторов, регистр 56 - признак кон ца таблицы дескрипторов, регистр 57 -начальный адрес массива обмена, регистр 58 - размер массива обмена, регистр59 - команда обмена; регистр 60 - длявременного хранения и передачи на блок6. сигнала запроса и кода операции нарегистр 19; регистр 61 - для учета числа заявок, вьцинных в память в режимевывода информации; регистр 62 - дляучета количества слов, находящихся в буферной памяти 45 при вводе информации с внешнего устройства в память; регистр 63 - для определения реального присутствия информации в каждом регистре буферной памяти 45;Счетчик 64 служит дж управления коммутатором 47 при чтении информации из буферной памяти 45; счетчик 65 - для уменьшения в процессе обмена текущего значения массива в регистре 58 счетчик 66 - , для увеличения в процессеобмена текущего значения адреса в ре гистрах 55 и 57, дешифратор 67 предназначен для фор мирования сигнала в момент равенства нулю размера обрабатываемого массива; дешифратор 68 - для фиксации момента, когда в буферной памяти 45 и тракте обращения в памяти отсутствует инфор" мация; дешифратор 69 - для преобразь вания разрядов кода команды обмена.Триггер 70 служит для формирования сигнала запроса в память по вводу или выводу информации; триггер 71- для формирования запроса по считыванию из памяти слова таблицы дескрипторов; триггер 72 - для формирования сигнала приема слова таблицы дешифраторов. на регистры 55-59; триггер4465 12 Нв выходе блока 1 формируются сигналы,которые поступают на регистр 12, а затем на регистр 13, Одновременно на этот же регистр 50поступает соаержимое регистра 32 и реги-стра 10, а нв вхоа триггера 43 цоступает сщнвл с выхода триггера 42. С регистра 13 сигнал поступает на дешифратор 24, с которого передается на вход узла 51, выбранного блока 44. Сигнал с регистра 13 также поступает на вход уз 31 9373 - для приема признака режима массового обмена; триггер 74 - для формирования сигнала ОСТАНОВ, определяющего завершение работы внешнего устройства по вводу-выводу; триггер 75 -для хранения и передачи в узел 51 сигнала окончания обмена; триггер 76 -для хранения кода операции, соответствующего выводу информации из памяти навнешнее устройство; триггер 77 - дляпередачи на триггер 41 секции обменапризнака запроса слова таблицы дескрип-торов; триггер 78 - для хранения кодаоперации, соответствующего вводу информации в память с внешнего устройства;триггер 79 для формирования сигналаПО пуск обмена), который поступаетна вход коммутатора 53 для запускавнешнего устройства.Элемент И 80 служит для формирования сигнала записи ИРУ в буферную память 45,Все устройства, входящие в составпроцессора ввода-вывода, реализованына интегральных микросхемах. На информационных и управляющих входах триггеров имеются группы логических элементов И/ИЛИ для организации необходимых логических функций.Процессоры ввода-вывода выполняютобмен асинхронно с работой центральныхФпроцессоров вычислительной системы, используя карту работ, программные элементы которой хранятся в оперативнойпамяти. Обращаясь к карте работ, процессор ввода-вывода самостоятельно запускает устройство, выполняет обменданными и производит обработку результатов обмена. Работа процессора вводавывода по обмену начинается по сигналуПРЦП (прерывание от центрального процессора), который формируется центральным процессором при требованиях на. ввод.вывод со стороны рабочих программ.По этому сигналу в блоке 1 запуска-ется временная диаграмма чтения словаБАК иэ состава карты работ по адресу,хранящемуся на регистре блока 3 черезарифметический блок 2 и регистр 16,Сигнал запроса поступает на регистр11, Сигналы кода операции и адрес поступают на буферный регистр 30. С регистра 11 сигнал запроса поступает наблок 5. При отсутствии запроса на регистр 11 блока 5 формируется сигналзапроса, а также сигналы управлениякоммутатором 33, откуда информацияпоступает на регистр 17, Туда же поступает сигнал запроса и код.с блока 5,Смена информации происходит в момент прихода сигналов управления приемом на регистр 11 с логического коммутатора 23, С блока 4 служебная информация поступает на регистр 20, который управляется сигналами с коммутатора 23.Информация с регистра 20 поступает на регистр 21 и дешифратор 27, С регистра 8 информация поступает на дешиф ратор 25, на выходе которого формируется управляющий сигнал для запуска временной диаграммы начала обмена. Затем происходит передача информации с регистра 8 на регистр 9 по сигналу управления блока 1, Одновременно в арифметический блок 2 поступает содержание соответствующего регистра блока 2 и регистра 9. С выхода блока 2 соответству. ющий адрес поступает на регистр 16.Блок 1 формирует запрос. Передача запроса происходит аналогично чтению базовой команды. Слово принимается на регистр 8, а с него передается на соответствующий регистр блока 2, прием нв который. осуществляется по сигналу из блока 1, После приема блок 1 производит анализ содержимого регистра стека 32, соответствующего номеру блока 44, к которому подключено запускаемое устройство, В случае, если блок 44 не занят передачей данных, блок 1 формирует запрос для чтения слова, которое считывается и принимается на регистр 8, откуда передается на соответствующий регистр блока 2 и анализируется блоком 1. Аналогично производится запись информации в другие регистры блока 2 и ее анализ в блоке 1. После этого на регистр 10 передается код номера блока обмена, в на регистр 22 - информация с соответствующих регистров блока 2, в результате чего на регистре 22 формируется управляющее слово обменаОдновременно информация поступает на дешифратор 29. Формируется сигнал признака режима и передается на вериггер 42. 5 10 15 о 20 5 30 35 40 451 З 9344Узел 51 формирует последовательнос 1 ьуправляющих сигналов для приема информации с регистра 13 в буферную память45 и с триггера 43 на триггер 73,После формирования слов содержи - 5мое регистра 9 передается в стек 32и записывается в регистр, соответствующий выбранному блоку 44. Адрес регистра выбирается с помощью дешифрато.ра 28 и регистра 10. фоПрием слов в буферную память 45осуществляется по сигналам, которыеформируются в узле 51 и поступают накоммутатор 46 и память 45, а такжев коммутатор 47 и 48 и регистры 55 559, Одновременнс сигнал поступает вузел 52, который управляет триггером78, который формирует сигнал, поступающий на коммутатор 47 и двунаправленный коммутатор 53, откуда передается в линии интерфейса. Одновременно спередачей слова к внешнему устройствупроисходит установка в "1 триггера 71,которая определяется сигналами с дешкфраторов 67 и 68 триггера 73, регистра г 518 и регистра 56,Сигнал с триггера 71 поступает навход регистра 60. Сигнал с триггера 77поступает на коммутатор 49, в результате чего на его выход передается содержимое регистра 55. Сигнал с регистра 60 поступает на блок 6 и регистр 19Сигнал с триггера 77 поступает на триггер 41 и коммутатор 48, где происходитмодификация регистра 55 за счет переда-з 5чи туда содержимого счетчика 66.Блок 6 формирует код номера блокаобмена, сигналы управления приемом нарегистр 19 и триггер 41. Информацияподается на регис 1 р 31 к триггер 39. 40Слово таблицы дескрипторов поступает с регистра 21 на, регистр 11, СЬновременно сигнал с триггера .37 поступает на триггер 38. Сигнал с регисчра 11аешифрируется в аешифраторе 26 и перевалецется в коммутатор 46, Осуществляетсязапись в буферную память 45. Одновременно сигнал с триггера 38 поступаетна триггер 72, который управляет коммутаторами 47 и 48 и регистрами 56 -58.Сигналы с триггера 76 и с триггера 70 поступают на регистр 60, Сигнал на триггере 71 не формируется. Поэтому через коммутатор 49 передается содержимое регистра 57, соответствующее начальному адресу обрабатываемого мас сива информации, определяемому первым словом таблицы дескрипторов и т,д. 65 14Введение новых узлов позволяет повысить средний темп передачи составного массива информации, так как запуск секции обмена при этом производится один раз в начале инициализации обмена, а обработка таблицы дескрипторов не вносит задержки в работу внешнего устройства, потому что обращение в модуль памяти за очередным словом происходит быс 1 рее, чем осуществляется передача между бло ком обмена и внешним устройством. Одновременно сокращается время работы узлов управления по обработке заявки на передачу составного массива: секция управления работает только два раза начало обмена и окончание обмена), а передается при этом номер массивов информации, что при обычном режиме обмена требует номера запусков секцийуправления по старту и окончанию обмена.Сокращение времени работы секции управления позволяет повысить общую производительность процессора ввода вывода, так как во время передачи номера подмассивов информации через блок обмена секция управления имеет возможность производить запуск новых внешних устройств через свободные блоки обмена.Кроме того, сокращается время работы программ операционной системы по конструированию связанных заявок на обмен, так как для всего составного массива требуется только один блок управления вводом-выводом. дополнительных затрат времени на формирование таблиц дескрипторов не требуется, так как эта таблица формируется операционной системой для своих внутренних нужд независимо от наличия режима массового обмена.Использование предлагаемого процес сора позволяет повысить эффективность к прокзводктельность вычислительного комплекса за счет сокращения времени досчупа к устройствам внешней памяти, за счет повышении общей производитель ности системы ввода-вывода к сокраще ния работы операционной системы по конструированию элементов карты работФормула из обре тенкяПроцессор ввода вывода, содержащий блок управления, первый вход которого соединен со входом процессора,. выход блока управления соединен с первымивходами первого блока регистров, стека15 9344 регистров, арифметического блока, первого, второго, третьего и четвертогорегистров и через пятый регистр - спервым входом шестого регистра, выходкоторого соединен с первым входом каждого блока обмена группы, группа выходов шестого регистра через первыйдешифратор соединена со вторыми входами соответствующих блоков обменагруппы, первый выход первого регистра 10через второй дешифратор соединен совторым входом Фока управления, третийвход которого соединен с первым выходомпервого блока регистров, второй вход которого и второй вход второго регистра 1 Зсоединены со вторым выходом первогорегистра, второй вход которого и четвертый вход блока управления соединеныс первым выходом седьмого регистра, овход которого и третий вход первого регистра соединены с выходами восьмогорегистра, выход второго регистра соединен со вторыми входами арифметическогоблока и стека регисчров, выход последнего соединен с третьим входом второго 2регистра и пятым входом бдока управления, второй выход первого блока регистров соединен с третьим входом арифметического блока, выход которого черездевятый регистр соединен с первым вхо- Зодом первого буферного регистра, выходпоследнего соединен с первым входомпервого коммутатора, выход которого соединен с первым входом десятого регистрра, группа выходов последнего являетсягруппой выходов процессора, группа входов которого соединена с группой входовлогического коммутатора, первый выходкоторого соединен с первым входом первого приоритетного блока, выход которого соединен со вторыми входами четвертого, де 1 ятого и первого буферного регистров,шестым входом блока управления и первым входом одиннадцатого регистра, выход которого соединен с третьим входом каждого Фока обмена группы, группа выходов одиннадцатого регистра через третий дешифратор соединена с четвертыми входами соответствующих блоков, обмена группы, первый выход каждого из которых соединен черезвторой приоритетный блок с группой входов двенадцатого регистра и первым входом двенадцатого регистра, вьиод которого соединен со вторым входом четвертого регистра, и через второй буферныйрегистр - со вторым входом первого ком.мутатора, второй, третий и четвертыйвходы двенадцатого регистра соединены 65 16с первым, вторым и третьим выходамикаждого блока обмена группы, четвертыевыходы которых соединены через третийприоритетный блок с группой входоввосьмого регистра, вход которого соеди.нен со вторым выходом каждого блокаобмена группы, соединенного шинсй обмена с внешними устройствами, группавходов процессора соединена с группойвходов тринадцатого регистра, первыйвыход которого соединен с первым входомлогического коммутатора и через четырнадцатый регистр - со вторым входомодиннадцатого регистра и четвертым входом первого регистра, второй .выход тринадцатого регистра через четвертый дешифратор соединен с третьим входомодиннадцатого регистра и седьмым входом блока управления, третий выходпервого блока регистров через пятнадцатый регистр соединен с третьим входомпервого буферного регистра и вторымвходом шестого регистра, третий входкоторого соединен с выходом третьегорегистра и первым входом пятого дешифратора, второй. вход и выход которогосоединены соответственно со вторым выходом седьмого регистра и третьим входом стека регистров, выходы четвертогорегистра соединены с группой входовпервого приоритетного блока, второй выход логического коммутатора соединен спервым входом первого триггера, о тл и. ч а ю щ и й с я тем, что, с целью .повышения его пропускной способности,в него введены второй блок регистров,шестой дешифратор и девять триггеров,причем выход десятого регистра соединен со вторым входом логического коммутатора и входом второго блока регистров, выход которого соединен со входомтринадцатого регистра и третьим входомлогического коммутатора, второй и третий выходы которого соединены с первимн вйоцами соответственно второго изреаьрго тршч еров, выход второго тригРра через щедедовательно соединенные четвертыми и пятый триггеры соединен е щиим входом каждого блока обмена Группы, выход первого приоритетноро блока соединен с первыми входамишеетего и седьмого триггеров, входывосьмого триггера соединены с однимиз вьжодов второго приоритетного блокаи первым и пятым выходами каждогоблока обмена группы, выход восьмоготриера через последовательно соединенные шестой и седьмой триггеры соединенсо вторым входом третьего триггера,17 034 выход которого соединен со вторым входом первого триггера, выход послежего соединен со вторым входом второго триггера, четвертый выход первого блока регистров соединен через шестой дешифратор со входом девятого триггера, выход которого через десятый триггер соединен с шестым входом каждого блока обмена группы.2, Процессор по п.1, о т л и ч аю ш и й с я тем, что каждый блок обмена содержит пять коммутаторов, три дешифратора, десять регистров, два узла триггеров, буферную память, три счетчика, десять триггеров, двунаправленный коммутатор и элемент И, причем выходпервого коммутатора соединен с первымвходом буферной памяти, выход которойсоединен с первым входом второго коммутатора, выход последнего соединен спервыми входами третьего коммутатораи двунаправленного коммутатора и вторым выходом блока, первый вход которого соединен с первыми входами первогокоммутатора и первого узла триггеров,второй вход которого соединен со вторым входом блока, третий вход послеъ.него соединен с первымй входами первого и второго триггеров и вторым входом первого коммутатора, четвертыйвход блока соединен с первыми входамипервого регистра и третьего триггераи третьим входом.первого коммутатора,пятый вход блбка соединен со вторымивходами буферной памяти и третьеготриггера, выход которого соединен спервыми входами второго, третьего, четвертого, пятого и шестого регистрови вторыми входами второго и третьегокоммутаторов, первый выход первогоузла триггеров соединен с четвертымвыходом блока, второй выход первого уз 20 25 30 35 ла триггеров соединен с первыми входами четвертого триггера и второго узла, триггеров, третьими входами буферной памя 45 ти, второго и третьего коммутаторов, четвертым входом первого коммутатора и вторыми входами второго, третьего, четвертого, пятого и шестого регистров, третьи входы которых соединены с соот 50 ветствующими выходами чретъего коммутатора, шестой вход блока соединен со вторым входом четвертого триггера, выход которого соединен со вторым входом второго тригтера, четвертым входом третьего коммутатора и первым входом пятого триггера, выход которого соединен со вторыми входами второго узла триггеров и двунаправленного коммутатора 465 18и с первым входом элемента И, выход которого соединен с четвертым входом буферной памяти, пятым входом первого коммутатора, вторым входом пятого триггера и черезшестой триггер - с пятым входом буферной памяти и шестым входом первого коммутатора, выход первого дещифратора соединен со вторым входом первого триггера, первым входом седьмого триггера и чречъими входами второго и пятого триггеров, выход второго триггера соединен с первым входом седьмого регистра и через восьмой триггер - с первым входом четвертого коммутатора и пятыми выходами блока и входом третьего коммутатора, выход первого триггера соединен со вторым входом седьмого регистра и первыми входами восьмого и девятого регистров, первого счетчика и пятого коммутатора, выход которого соединен с шестым входом третьего коммутатора и первым входом второго счетчика, выход второго дешифратора соединен с третьим входом первого триггера, первым входом девятого триггера и четвертыми входами второго и пятого триггеров, выходы трем тьего дешифратора соединены со вторыми входами седьмого и девятого триггеров, выход девятого триггера соединен со вторыми входами девятого регистра, пято го коммутатора, первого регистра, первого счетчика и трещим входом седьмого регистра, выход которого соединен с первым выходом блока, седьмым входом третьего коммутатора и первым входом третьего счетчика, первые выходы которого и.второго счетчика соединены с восьмым и девятым входами третьего коммутатора, выход седьмого триггера соединен со вторым входом восьмого регистра, четвертыми входами первого триггера и седьмого регистра и третьими вхопами пятого коммутатора и первых регистра и счетчика, выход первого ре.гистра соединен с шестым входом буферной памяти и входом десятого ре : гистра, выход первого счетчика соединен с четвертым входом второго коммутатора и через десятый регистр - с тре. тьим входом двунаправленного коммутатора, выход которого соединен с первым входом десятого триггера, вторым входом элемента И, седьмым входом перво го коммутатора, третьими входами восьмого и девятого регистров и четвертыми входами пятого коммутатора и первых регистра и счетчика, выход шестого триггера и первый выход. второго узла