Устройство для контроля памяти

О П И С А Н И Е809395ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоввтскикСоцнапнстнчесиикРесиубиии(5)М, Кл. С 11 С 29/00 Ваударатааннвй камнт СССР ео делам нзабратанн и атнрмтнй) УД(681..327(088,8) ата опубликования описания 03,03,81 7) Заявитель КОНТРОЛЯ ПАМЯТ 54) УСТРОИСТ ю В.Устройство позволтроль постоянного нческое занесение инячеек памяти в резеотказавшие,В устройстве мастоянного накопителяпы путем выделенияставших разрядов, о зводить конля и автоматинеисправных одменяющие ет прои мац нные,уп ек памяти иется на гр адреса част щих групщ сив ячеразбивав кодеределяю Изобретение относится к запоминающим устройствам.Известно устройство, содержащее бло 1ки памяти, адресные входы которых подключены к блоку формирования адресов, первые управляющие входы - к выходу блока регистрации, второй управляющий вход первого блока памяти - к выходу второго блока памяти, второй управляющий вход которого соединен с выходом первого блока памяти и со входом блока регистрации, а третий управляющий вход первого блока памяти подключен к выходу блока сравнения 11.Недостатком этого устройства является недостаточно высокое быстродействие.Наиболее близким по технической сущности к предлагаемому является устройство, которое содержит постоянный накопитель, регистр числа, дешифратор адреса, первый и второй дополнительные накопители, блок обнаружения ошибки, внешний (эталонный накопитель), блок преобразования адреса, блок управления. Выход постоянного накопителя подкл чен к первому входу регистра числа, второй вход которого соединен с выходом первого дополнительного накопителя, третийвход - с выходом блока управления, вы .ходы второго дополнительного накопителяподключены ко второму входу блока сравнения, первый вход которого соединен свыходом младших разрядов регистра адреса, а выход - со входом блока управле ния, адресные входы первого и второго дополнительных накопителей подклточены к выходу старших разрядов регистра адреса."й "Г 2 ь" 1 1 ьт 4 ФЫйййио о о о о о о о2 р 001 1 00 1 1 001 1 00 1 1Зр 0008110000р ООООООООфиа 5 аЗр 00000000 14 р ОООО 00001 1 14 рЯро( 1 0011 001 1 001 1 О 5 ре 4 рОООО 1 3 1 1 11 ОООО Рф"РоОО" О" О" ОО 2 реЗрО О1 ОО О О1 оО Заказ 441/69 Тирад 656ВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москьа, Ж, Раушская набд, 4/5 Подписное Филиал ППП "Патент", г, Ужгород, ул. Проектная, 4 Составитель В, ГордоноваРедактор Т. Мермелштайн Техред М.Кощтура Корректор В. Бутягаячеек памяти и части младших разрядов,определяющих ячейку памяти в группе.Каждой группе соответствует одна ячейка памяти в первом дополнительном накопителе, куда при обнаружении отказа одной ячейки памяти в группе автоматически заносится информация отказавшей ячейки памяти, считанная с соответствующейячейки внешнего накопителя, и одна ячейка памяти во втором дополнительном накопителе, куда заносится код младшихразрядов адреса отказавшей ячейки, определяющий отказавшую ячейку памятив группе.В дальнейшем, при контроле устройства в процессе работы, по текушему адресу производится считывание информации спостоянного накопителя, а также по адресу, определяемому старшими разрядамирегистра адреса, производится считывание информации с первого и второго дополнительных накопителей.Блок сравнения производит сравнениекода адреса, считанного со второго дополнительного накопителя, и адреса, определяемого младшими разрядами регистра адреса. Б случае их равенства фиксируется факт обращения к неисправнойячейке памяти и нужная информация записывается в регистр числа с выхода первого дополнительного накопителя 2,Недостатком этого устройства является невозможность автоматически находитьи фиксировать нужный вариант разбиениямассива ячеек памяти на группы и зависимости от адресов неисправных ячеек,обнаруженных при контроле, и согласноэтому варианту заносить информацию отказавших ячеек памяти в резервные ячейки первого дополнительного накопителя посоответствующим адресам, что снижаетбыстродействие устройства,Цель изобретения - повышение быстродействия устройства.Поставленная цель достигается тем,что в устройство для контроля памяти,содержащее два накопителя, первый регистр числа, блок управления, регистрадреса, две схемы сравнения и эталонный накопитель, выход которого подключен к первому входу второй схемы срав -нения, второй. вход которой соединен свыходом первого регистра числа и с выходом устройства, выход регистра адреса соединен с адресным выходом устройства и первым входом первой схемы сравнения, первый вход первого регистра числа подключен к входу устройства, авторой вход соединен с первым выходом5 10 15 20 25 30 первого накопителя, второй выход которого подключен ко второму входу первойсхемы сравнения, а первый вход - к первому входу второго накопителя, вторыевходы накопителей, первый вход регистра адреса и третий вход регистра числа и выходы второго накопителя и схем сравнения соединены с соответствующими выходами и входами блока управления, введены формирователь кода адреса, блок местного управления, третий накопитель, два формирователя адреса, третья схема сравнения, второй регистр числа и элемент ИЛИ, причем выход формирователя кода адреса подключен к первому входу первого накопителя, а первый. вход - к выходу регистра адреса и первому входу третьего накопителя, второй вход которого соединен с выходом эталонного накопителя, а третий вход - с выходом первого формирователя адреса и первыми входами второго регистра числа и третьей схемы сравнения, выходы третьего накопителя подключены к третьему входу первого накопителя, причем первый выход - к первому входу элемента ИЛИ, второй вход которого соединен со входом эталонного накопителя и выходом второго формирователя адреса, выходы второго регистра числа и элемента ИЛИ подключены соответственно - ко второму входу третьей схемы сравнения и ко входу регистра адреса, выход блока местного управлепия соединен со вторым входом фор - мирователя кода сдреса, третий вход которого, вход блока местного управления, четвертый вход третьего накопителя, входы формирователей адреса, второй вход второго регистра числа и выход третьей схемы сравнения соединены с соответствующими выходами и входом блока управления,При этом формирователь кода адресацелесообразно выполнить содержащим сумматоры по модулюдва, второй элемент ИЛИ регистр кода управления и элементы И, первые входы которых подключены к первому входу, а первые входы второго элемента ИЛИ и регистра кода управления - ко второму входу формирователя кода адреса, второй вход регистра кода управления и выходы сумматоров по модулю два соединены соответственно с третьим входом и выходами формировате ля кода адреса, выход регистра кода управления подключен ко второму входу элемента ИЛИ, выходы которого соединены со вторыми входами элементов И, выхо809395 ды которых подключены к соответствующим входам сумматоров по модулю два.Блок местного управления целесообразно выполнить содержащим четвертый накопитель и третий формирователь адреса, выходы которого подключены ко входам четвертого накопителя, а вход и выходы четвертого накопителя соответственно ко входу и выходам блока местного управления.На фиг. 1 изображена принципиальная схема устройства; на фиг, 2 - схемы формирователя кода адреса и блока местного управления; на фиг. За,б,в и г-примеры разбиения массива ячеек памяти на группы. Устройство для контроля памяти содержит (фиг, 1) вход 1.1 и адресныйвыход 1,2 устройства, первый регистр 2числа, накопитель 3, блок 4 управления, регистр 5 адреса, первую 6 ивторую 7 схемы сравнения, эталонныйнакопитель 8, формирователь 9 кода адреса, блок 10 местного управления, второй 11 и третий 12 накопители, первый формирователь 13 адреса, третьюсхему 14 сравнения, второй регистр 15числа, второй формирователь 16 адреса,первый элемент ИЛИ 17, входы 18-20и выходы 21 формирователя кода адреса, выход 22 и вход 23 блока 10 местного управления, выходы 24 и 25 и первый 26 и второй 27 входы третьего накопителя 12,Выход эталонного накопителя 8 подключен к первому входу второй схемы 7сравнения, второй вход которой соединенс выходом первого регистра 2 числа ис выходом устройства, Выход регистра 5адреса соединен с адресным выходом 1.2устройства и первым входом первой схемы6 сравнения, Первый вход первого регистра 2 числа подключен ко входу 1,1 устройства, а второй вход соединен с первымвыходом первого накопителя 3, второй выход которого подключен ко второму входупервой схемы 6 сравнения, Первый входпервого накопителя 3 подключен к первому входу второго накопителя 11, Вторыевходы первого 3 и второго 1 1 накопителей, первый вход регистра адреса 5 итретий вход первого регистра числа 2 ивыходы накопителя 1 1, первой 6 и второй 7 схем сравнения соединены с соответствующими выходами и входами блока4 управления.Выходы 21 формирователя 9. кода адреса подключены к первому входу первогонакопителя 3, а первый вход 18 к вы 10 15 20 25 30 35 40 45 50 55 6ходу регистра 5,адреса и первому входу26 третьего накопителя 12, второй вход27 которого соединен с выходом эталонного накопителя 8, а третий вход - с выходом первого формирователя 13 адресаи первыми входами второго регистра числа 15 и третьей схемы 14 сравнения,Выходы 24 и 25 третьего накопителя 12подключены к третьему входу первого накопителя 3, причем первый выход 24 - кпервому входу элемента ИЛИ 17, второйвход которого соединен со входом эталонного накопителя 8 и выходом второгоформирователя 16 адреса.Выходивторогорегистра 15 числа и элемента ИЛИ 17подключены соответственно ко второму входу третьей схемы 14 сравненияи ко входу регистра 5 адреса, Выход 22 блока10 местного управления соединен со вторым входом 19 формирователя 9 кода адреса, третий вход 20 которого, вход 23блока 10 местного управления и четвертый вход третьего накопителя 12 входы.первого 13 и второго 16 формирователейадреса, второй вход второго регистра 15числа и выход третьей схемы 14 сравнения соединены с соответствующими выходами и входами блока 4 управления, Приэтом формирователь 9 кода адреса (см.фиг, 2) содержит сумматоры по модулюфдва 28 -28 , элементы И 29, второйэлемент ИЛИ 30 и регистр 31 кода управления, Первые входы элементов И29 подключены к первому входу 18, апервые входы второго элемента ИЛИ 30и регистра 31 кода управления - ко второму 19 входам формирователя 9 кодаадреса. Второй вход регистра 31 кода управления и выходы сумматоров по модулюдва 28 - 28,соединены соответственно с третьим входом 20 и выходами 21 -Ф21,формирователя 9 кода адресаВы-ход регистра 3 1 кода управления подключен ко второму входу второго элементаИЛИ 30, выходы которого соединены совторыми входами элементов И 29, выходыкоторых подключены к соответствующимвходам сумматоров по модулю два 2828.При этом блок 10 местного управлениявыполнен содержащим (см. фиг.2.) четвертый накопитель 32 и третий формирователь 33 адреса, выходы которого подключены ко входам четвертого накопителя 32,Вход третьего формирователя 33 адреса и выходы четвертого накопителя 32соединены соответственно со входом 23и выходом 22 блока 10 местного управ20 Причем в первом режиме работы устройства запись информации в первый регистр 2 числа происходит по сигналу с блока 4 управления только с его первого входа, На первый вход второй схемы 7 сравнения поступает информация, считанная с эталонного накопителя 8, Ра 7 80939ления. Проверяемый постоянный накопитель34 подключен ко входу 1,1 и выходу 1.2устройства (см, фиг. 1).На фиг, За изображен массив четьг -рехразрядных адресов ячеек памяти с номерами ф 1 ф -"15", а на фиг. Зб показа 5но, как путем выделения двух старшихразрядов адреса, третьего и четвертогопроизводится разбиение массива ячеекпамяти на четыре группы 1-1 У (ячейки1 опамяти, относящиеся к одной группе, имеют один и тот же адрес, определяемыйстаршими разрядами кода адреса, в данном случае третьим и четвертым),На фиг. Зв показан пример другого15разбиения массива ячеек памяти на группы с одновременной блокировкой и заменой ячеек памяти с номерами "12", "14","8 и 5" (подчеркнуты), а на фиг. Зг -вариант разбиения массива ячеек памятина группы с заменой ячеек с номерамиУ 0 г 1 и 2 г пЗгкЭ ФУстройство работает следующим образом.В процессе функционирования устрой 25ство последовательно осуществляет четыре режима работы.В первом режиме задача устройствасостоит в обнаружении неисправных ячеек памяти проверяемого постоянного накопителя 34 (см. фиг. 1), занесении козодов их адресов и верхних кодов, хранимыхв них чисел в ячейки памяти третьегонакопителя 12 по последовательным адресам,Код адреса с выхода второго формирователя 16 адреса поступает на адресныйвход эталонного накопителя 8 и на адресный вход проверяемого накопителя 34 (свыхода второго формирователя 16 адресакод адреса поступает на второй вход эле омента ИЛИ 17, далее - на вход регистра 5 адреса и с его выхода на адресныйвход проверяемого накопителя 34).В эталонном накопителе 8 и накопителе 34 по одноименным адресам записаны 4одинаковые коды чисел, Код числа, счи=танный с проверяемого накопителя 34, поступает на первый вход первого регистра2 числа и далее с его выхода на второйвход второй схемы 7 сравнения, предназначенной для обнаружения ошибки. венство кодов чисел, считанных с про -веряемого постоянного накопителя 34 иэталонного накопителя 8, означает исправность данной ячейки памяти постоянного накопителя 34, при этом по сигналу свыхода блока 4 управления второй формирователь 16 адреса формирует следующийадрес, В случае неравенства кодов фиксируется неисправность данной ячейки памяти. По сигналу с выхода блока 4 управления первый формирователь 13 адресаформирует следующий код адреса, по которому в третий накопитель 12 записывается код адреса неисправной ячейки, поступающий на его первый вход записи 26с выхода регистра 5 адреса, и верныйкод числа, хранимый в этой ячейке, поступающий с выхода эталонного накопителя 8 на второй вход записи 27. Далее посигналу с блока 4 управления второй формирователь 16 адреса формирует следующий адрес и устройство начинает проверку следующей ячейки памяти контролируемого постоянного накопителя 34,После проверки последней ячейки памяти по сигналу с блока 4 управленияпроизводится запись во второй регистр15 числа кода количества неисправныхячеек, поступающего на его вход с выхода первого формирователя 13 адреса. Наэтом работа в первом режиме заканчивается,Задача устройства во втором режиме -определить и зафиксировать вариант разбиения массива памяти постоянного накопителя 34 на группы в зависимости отадресов неисправных ячеек памяти, обеспечивающий нахождение в каждой группе ячеек лишь одной неисправной.Разбиение массива ячеек памяти на.группы осуществляется путем формирования кодов адресов групп из кодов адресов ячеек памяти, при этом коды адресовпамяти, входящих в одну группу, порождают один и тот же код адреса данной группы,формирование каждого 1, -ого разрядав -разрядного кода адреса группы изо -разрядного кода адреса ячейки памяти осуществляется формирователем 9кода адреса (фиг. 2) суммированиемпо модулю 2 на -входовом сумматорепо модулю 2 .28 определенных разрядов кода адреса ячейки,Для чего на первые входы элементовИ 29, относящихся к сумматору 28подается с первого входа 18-разрядный код адреса ячейки, на вторые входысоответствующие разряды кода управления,поступающего со второго входа 19 через,первый вход второго элемента ИЛИ 30.В зависимости от кода управления свыходов И 29 на входы сумматора 28 ъпоступают те или иные разряды кодаадреса ячейки памяти, чем достигаетсявыбор нужного алгоритма формированиякаждого 1 -ого разряда кода адресагруппы,Различные коды управления записаныв четвертом накопителе 32 (фиг. 2) блока 10 местного управления, При этомформирование текущего значения кода управления осуществляется считыванием егоиз четвертого накопителя 32 по адресу,поступающему с выхода третьего формирователя ЗЗ адреса.Найденный в процессе работы устройства код управления, а следовательно Ивариант разбиения массива ячеек памятина группы, фиксируется в регистре 31кода управления (фиг. 2).В данном режиме работы устройствоосуществляет проверку каждого вариантаразбиения массива ячеек памяти на группы, определяемого соответствующим текущим значением кода управления, т.е,определяет не содержится ли в каждойгруппе более одной неисправной ячейкипамяти.Для этого, начиная с первого адреса,производится последовательное считывание с третьего накопителя 12 кодов адресов неисправных ячеек памяти. Код адреса неисправной ячейки памяти с первоговыхода 24 третьего накопителя 12 черезпервый вход первого элемента ИЛИ 17поступает на вход регистра 5 адреса и сего выхода на первый вход 18 формирователя 9 кода адреса, служащего для формирования кода адреса группы ячеек памяти.С выхода 20 формирователя 9 кода адреса в -разрядный код адреса группы поступает на адресный вход второго накопителя 11. По сигналу блока 4 управленияпроизводится считывание информации изодноразрядной ячейки памяти второго накопителя 11, расположенной по данномуадресу, а затем запись в нее единичнойинформации, Предварительно все ячейкипамяти второго накопителя 11 обнуляются, поэтому считанная из его ячейкиединичная информация свидетельствует отом, что обращение к ней уже было ранее.Это означает, что в группу ячеек памяти, имеюших данный разрядный код адреса группы, входит более одной неисправной ячейки постоянного, накопителя 34, и10 5 1 О 15 20 25 30 35 40 45 50 55 следовательно, проверяемый вариант разбиения массива ячеек памяти на группы,определяемый текущим значением кодауправления, неприемлем, По единичномусигналу с выхода второго накопителя 11блок 4 управления переводит устройствов режим проверки следующего вариантаразбиения массива ячеек памяти на группы. Для этого по сигналу с блока 4 управления блок 10 местного управленияформирует следующий проверяемый кодуправления, ячейки памяти второго накопителя 11 обнуляются, иэ третьего накопителя 12 вновь по последовательнымадресам, начиная с первого, считываются коды адресов неисправных ячеек памяти.При считывании нулевого сигнала свыхода второго накопителя 11 устройство остается в режиме проверки текущеговарианта разбиения массива ячеек памятина группы, При этом по сигналу с блока4 управления первый. формирователь 13адреса формчрует следующий адрес, покоторому из третьего накопителя 12 считывается код адреса следующей неисправной ячейки и т.д. После анализа последнего кода адреса неисправной ячейки, чтофиксируется поступлением на вход блока4 управления сигнала сравнения с выхода третьей схемы 14 сравнения, произгдится запись текущего значения кода управления в регистр 31 кода управленияформирователя кода адреса, для чего наего третий вход 20 с выхода блока 4управления поступает сигнал записи, Ванный вариант разбиения массива ячеек памяти на группы (данный код управления),обеспечивает нахождение в каждой группене более одной неисправной ячейки памяти. На этом устройство свою работу вовтором режиме заканчивает,В третьем режиме работы устройствапроизводится запись кодов чисел и кодовадресов неисправных ячеек памяти в ячейки памяти первого накопителя 3, расположенных по п 1 - разрядным адресамгрупп, формируемым в соответствии сзафиксированным кодом управления из со,",ответствующих записываемых и -разрядных кодов адресов неисправных ячеек памяти. При этом из третьего накопителя12 по последовательным адресам, начинаяс первого, производится считывание ксьдов чисел в кодов неисправных ячеек.Как и во втором режиме, код адресанеисправной ячейки с первого выхода 24третьего накопителя 12 поступает на первый вход 18 формирователя 9 кода адре са, с,выхода 20 которого м -разрядныйкод адреса группы ячеек памяти поступает на адресный вход первого накопителя 3,По данному адресу в первый накопитель3 производится запись кода адреса и кодачисла неисправной ячейки, поступающих наего третий вход соответственно с первого24 и второго 25 выходов третьего накопителя 12,После считывания и записи информации,соответствующей последнейнеисправнойячейке, что фиксирует поступление на входблока 4управлениясигнала сравнения свыхода третьей схемы 14 сравнения,устройство свою работу в третьем режиме заканчивает,В четвертом режиме производится контроль с блокировкой неисправных ячеек памяти запоминающего устройства, в составкоторого входит постоянный накопитель 3,.регистр 2 числа, регистр 5 адреса, первый накопитель 3, первая схема 6 сравнения, формирователь 9 кода адреса.Как и в первом режиме, по сигналу сблока 4 управления второй формирователь16 адреса последовательно формирует коды адресов.Текущий код адреса поступает с выхода второго формирователя 16 адреса навход эталонного накопителя 8, на входконтролируемого постоянного накопителя34 и на первый вход 18 формирователя9 кода адреса, с выхода 20 которого10-разрядный код адреса группы, сформированный в соответствии с зафиксированным з регистре 31 кодом управления,поступает на вход первого накопителя 3,По этим адресам из эталонного накопителя 8, постоянного накопителя 34 ипервого накопителя 3 производится считывание информации, При этом из первогонакопителя 3 считывается код числа икод адреса неисправной ячейки памяти,которая входит в группу ячеек памяти,имеющих данный код адреса группы. Кодадреса неисправной ячейки памяти со второго. выхода первого накопителя 3 поступает на второй вход первой схемы 6 сравнения, на первый вход которой с выходарегистра 5 адреса подается текущий кодадреса. Сигнал сравнения данных кодов,подаваемый с выхода первой схемы 6сравнения на вход блока 4 управления,фиксирует факт обращения к неисправнойячейке памяти, При этом с выхода блока 4 управления на третий вход первогорегистра 2 числа поступает сигнал, разрешающий запись информации с его вто 10152025 30 35 ао 45 50 55 ения массива ячеек памяти на группы (фиг, Зв) возможна одновременная блокировка и подмена ячеек памяти с номерами "0", 1", "2"3", которая не осуществима ни в первом, ни во второмслучае. Техникоэкономическое преимушество предложенного устройства заключается в том, что в нем обеспечено автоматиче рого входа, на который поступает верныйкод числа с первого выхода первого накопителя 3,Сигнал несравнения с выхода первой схемы 6 сравнения фиксирует обращение к исправной ячейке памяти проверяемого постоянного накопителя 34, при этомна третий вход первого регистра 2 числа поступает сигнал разрешения записиинформации с его первого входа, на который подается код числа, считанный с постоянного накопителя 34, Код числа с выхода эталонного накопителя 8 поступает на первый вход второй схемы 7 сравнения,на второй вход которой подается код числа с выхода первого регистра 2 числа. При обнаружении ошибки с выхода второй схемы сравнения на вход блока 4 управления поступает сигнал ошибки. При отсутствии ошибки устройство переходит кпроверке следующего адреса.Пример, иллюстрируюший блокировку изамену неисправных ячеек памяти при использовании различных вариантов разбиения массива ячеек памяти на группы в зависимости от наборов адресов неисправных ячеек, приведен на фиг 3.Пусть постоянный накопитель 34 концентрируемый имеет шестнадцать ячеек памяти (см. фиг, За), но разбиение массива ячеек памяти на четыре группы производится не выделением двух старших разрядов адреса (см. фиг. Зб), а формированием двухразрядного кода адреса группы из четырехразрядного адреса ячейки памяти, Причем первый разряд кода адреса группы формируется суммированием по модулю 2 первого и второго разряда кода адреса ячейки памяти а второй - суммированием третьего и четвертого разрядов. Из фиг, Зв видно, что в этом случае производится другое разбиениегмассива ячеек памяти на группы и возможна, например, одновременная блокировка и замена ячеек памяти с номерами -"12; 14", "8", "5( на фиг. Зв. подчеркнуты), что нельзя было осуществить в предыдущем случае, так как ячейки памяти с номерами 12 и "14 входят в одну группу, Аналогично при варианте разбиское нахождение и фиксация варианта разбиения массива ячеек проверяемой постоянной памяти на группы, содержащие не более одной неисправной ячейки, в зависимости от адресов неисправных ячеек, обнаруженных при контроле, и одновременную блокировку и подмену неисправ. ных ячеек проверяемой памяти резервными, что повышает быстродействие устройства. 1, Устройство для контроля памяти, содержащее два накопителя, первый регистр числа, блок управления, регистр адреса, две схгмы сравнения и эталон - ный накопитель, выход которого подключен к первому входу второй схемы сравнения, второй вход которой соединен с выходом первого регистра числа и с выходом устройства, выход регистра адреса соединен с адресным выходом устройства и первым входом первой схемы сравнения, первый вход первого регистра числа подключен к входу устройства, е второй вход соединен с первым выходом первого нако-. пителя, второй вькод которого подключен ко второму входу первой схемы: сравнения, а первый вход - к первому входу второго накопителя, вторые входы накопителей, первый вход регистра адреса р третий вход регистра числа и выходы второго накопителя и схем сравнения соединены с соответствутощими выходами и входами блока управления, о тл ичающеесятем, что, с целью повышения быстродействия устройства, оно содержит формирователь кода адреса, блок местного управления, третий накопитель, два формирователя адреса, третью схему сравнения, второй регистр числа и элемент ИЛИ, причем выход формирователя кода адреса подключен к первому входу первого накопителя, а первый вход - к выходу регистра адреса и первому входу третьего накопителя, второй вход которого соединен с выходом эталонного накопителя, а третий вход - с выходом первого формирователя адреса и первыми входами второго регистра числа и третьей схемы сравнения, выходы третьего накопителя формула изобретения 51 О 15 20 25 30 35 40 45 50 14подключены к третьему входу первого накопителя, причем первый выход -к первому входу элемента ИЛИ, второй входкоторого соединен со входом эталонногонакопителя и выходом второго формирователя адреса, выходы второго регистрачисла и элемента ИЛИ подключены соответственно ко второму входу третьей схемы сравнения и ко входу регистра адреса,выход блока местного управления соединен со вторым входом формирователя кода адреса, третий вход которого, входблока местного управления, четвертыйвход третьего накопителя, входы формирователей адреса, второй вход второгорегистра числа н выход третьей схемысравнения соединены с соответствующимивькодами и входом блока управления.2. Устройство по п. 1, о т л и ч аю щ е е с я тем, что формирователь кода адреса содержит сумматоры по модулю два, второй элемент ИЛИ, регистркола управления и элементы И, первыевходы которых подключены к первомувходу, а первые входы второго элементаИЛИ и регистра кода управления - ковторому входу формирователя кода аРреса, второй вход регистра кода управлениян выходы сумматоров по модулю два соединены соответственно с третьим входоми выходами формирователя кода адреса,Фвыход регистра кода управления подключен ко второму входу второго элементаИЛИ, выходы которого соединены со вторымп входами элементов. И, выходы которыхподключены к соответствующим входамсумматоров, по модулю два.3, Устройствопоп. 1, отличаю щ е е с я тем, что блок местного управления выполнен содержащим четвертыйнакопитель и третий формирователь ; адреса, выходы которого подключены ковходам четвертого накопителя, а вход ивыходы четвертого накопителя соответственно ко входу и выходам блока местного управления.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРМо 504250, кл, С, 11 С 29/00, 1976,2. Авторское свидетельство СССРМо 492000, кл. С, 11 С 29/00, 1974