Устройство для сопряжения процессоров с внешними абонентами

Оптблцковацо 23.07.80. Болгетецг Лв 27 по делан изобретений и открытийСоюз Советскик йС Изобретение относится к вычислтесьцой технике и может быть использовано при построении многопроцессорных систем обработки данных.Известны устройства для сопряжения процессоров и внеццих абонентов, содержащие блоки управления, магистрали обмена, причем управляющие входы и выходы блоков управления подключены к соответствующим выходам и входам процессоров и обеспечивают обмен информацией между процессорами и внешними абонентами через обшие магистрали обмена 111 и 2.Недостаток этих устройств состоит в низкой пропускной способности устройства, что обусловлено необходимостью переприемов информации на каждом цикле передачи.Наиболее близким к предлагаемому по технической сущности является устройство для подключения процессоров к обшей магистрали, содержащее оперативное запоминающее устройство (ОЗУ), общую магистраль, процессоры, блок управления, элементы И, причем информационные входы и выходы процессора через элементы И соединены с общей магистралью, управляющие входы элементов И подключены к выходу триггера занятости блока управления, группа управляющих входов которого соединена с группой уцравляюц 1 их выходов процессора, выхода опроса обрашения каждого прелыдушего процессора соединен со входом опроса обращения последующего процессора, информационные входы и выходы ОЗУ соединены с выходами элементов И.В процессоре с наивысшим приоритетомпрограммно возбуждается шина Опрос обращения, от которой устанавливаются вО состояние 1 триггеры запроса обращенияв тех процессорах, где есть запрос на связь с памятью, а также возбуждается сигнал Опрос, который последовательно обегает все процессоры. Если ни в одном из процессоров нет запроса ца связь с памятью, то сигнал Опрос, пройдя все процессоры, возвращается в процессор с самым старшим приоритетом. В этом процессоре вновь возбуждается сигнал Опрос и цикл повторяется. Как только Опрос достигнет процесзо сора, в котором есть запрос на связь с памятью, дальнейшее распространение сигнала Опрос запрещается, а данный процессор возбуждает сигнал обращения к ОЗУ, номер ОЗУ и предлагаемую информацию. ЕсИнср. Магие тр Ьы бода (19)С ос 1 и Тскрсд Тираж ЦНИИПИ Государст по делам изоб 13035, Москва, Жиал Г 1 ПГ Гатент 71 исии 11,К 1 уфи5венногодетский35, РаунУжгор( Коррск 1 ор М.111 одписноскомитета СССРи открытийская наб., д. 45д, у н Г 1 роектная, 4цв ли 035, которому злресОВзко это Обрып(ение, не занято Внутрепни." .Нклох чтения или записи, то лакеый ппсн сссор кгт.паст В сезе 1 с св 5135 (. этим ОЗ ., и осъ 1 цествляе. ся герела(а икформации. Ес,(1 (.)3, (О орому адресовано убранение, ззпяго В -:- РСННР(Х ЦИКЛОМ ЧТС.НИЯ ,г(И ЭЗПИСИ О Г ПРС идущего запросы, то данный процессор, и;)лучив си Ныл )т(ет занятсти ). фо)мс си Гнал Опрос, который и)О 10 Л жыс г ",) зспрострзн 51 ться далее к лпугим г)пссс )- рзм 131.НЕдОСТЗТКОМ ИЗВЕСТНО уСТ)ОЙСТ)1 я яетс 51 еГО ни 31 сыя 1",)с 1 ускн 25 спОсобкость.Це(ь изобретснияпОВЫПСЕие пропмск- НОЙ сОсобности мстройствы.11 остаплекны 5 цель постгыется тем, иоугтройс ВО ЛЛП СОПряжЕ(П(я Про.(сССОров вне(1)к:1 УН Обокспте)э(и, сО (си);:е 1 с(ц, к;мутаторГ Процессоров, кажлый из ко Ор х :одержит олок упрывлеНя, псрвыя ру;п(з У 1) 2 Вл 5 1 О (И Х ) Х ОД О Е) 1 В Ы ХОД О Б : Р И 3 Н )1 К 3 неппОГ;)ым)1 ировз иной кОм(11 ь Которс)ГО со( ликснь сооВетствекнс с первой грхппо( ) и /звл 51 ю 1,и х ВыхОЛОВ и ВКО;1 ом П 1:)из(яка кс) - мыкдь; соответствуюц.его процессора.: руп- ПЫ ИкфОПМЗЦИОКНЫХ ВХОДОВ И ВЬ(ХОЛОВ КОТО РОГО соединены соотпетствеко с ру 1(ОЙ ие - ф 01)мационных ВыхОдОВ перво Гру(:ь э,(.- (ентов И, сос (икеноЙ группой входов с мы гистралью ввода информации от вке:пни., абонентов, и с группой 5 НфорьЗциоеПых входов второй группы элементов И, полкл;0:ск - ной руппОЙ Вь(ходов к мзГистрали г)ыв,1;1 информации на внешнис. абоненты, у(рвляюЦие входы первой и Второй: руи э,с ментов И полключекь) к Выходу полк;1 ю 1("ия процессора блока управления, срвы;. При оритетные вход и выхол блока управления 1-го коммутаторы процессора соелие(е:е (оОтВетствепко со вторыми выхото; и нхо,Ом приоритета блока управле(ия1-го ко)1- мутатора про(ессора 1,1 == 1, М 1, в хы:к(ый коммутатор 1)оцес(.оры;)ведск олок оуферпой памяти, соединенный группами икфор иационных входов и выходов соотвстстве;110 с ГРуппОЙ инфОрмзционных ныхОЛОВ 1;рО- ЦЕССОРЗ И МЗГ)1 СТРЗЛЬЮ ВЫВОДИ ИнфОРМЗЦИИ н;1 Внеп)н)е ыбоеепть(,Пх и;(с)й мпс)ЕВл 5(к)п(их входовСО вторсгй группой упраял)поших выходов блока управления, групг:ой адресных входов с группой адресных выходов процессооа, группой выходов непрограммированной команды - с группой входов кепрограммированной команды процессора, а первым и вторым управляошими вьхолами - соответственно с первым и вторым Входами синхоонизации блока управления. Кроме того блок буферной памяти содержит р("- версивный регистр сдвига, Ю информационных регистров, шифратор, четыре элементы И, пять элементов ИЛИ, элемент НЕ, лва элемента задержки, причем группа информационных входов блока соединена с груп НОЙ информационных ВходоВ пере)ОГО элсмента И. Группы выходов которого подключена к первой группе входов первого элемента 51 )5 И. Г 5 Ор 2 я Г 1)УП па ВХОДОВ КОТороГО Соели:ека с руппой Выхо. ов второго элементы И, соелинекко(о Группой входов с группс)й адресных вхслов блока, а группа выходов - с первой группой входов информационных регистров, выходы 1-го 11 = 2, %1 и;формзцис)нноо ре(5(стра, кроме первого, Сос.(,(ен(1 со второй гпуппой входов- 1-го инсро 1 ып конноО регистпз, Группа ВыхОдОВ пе)В(,го информационного регистра соединена с группой входов третьего и четвертого элсме(тов И, а выход последнего разряды пс рвого информационного регистра соеди:1 ен с первым управляюцим ВыхбдОМ блока, Вкось второго и третьего элементов ИЛИ первые вход. четвертого и Г(ятого элементов И,1 Б, упрывляюшие входы первого, второго и т)етьего элементов И и вход шифраторы полк.(ючсе(1 к соответствующим входам гру(,пь; управля;оших входов блока, Выход Второго элемента ИЛИ соединен со вторым входом четвертого элемента ИЛИ, выход которого через первый элемент задержки подключс 1:, к первому синхронизиръюшему Входу рсг(истра сдвига, вь(ход третьего элементы ИИ соединен с управляющим Входом Че(з)срто 0 ЭЛЕМЕНТЗ И И ВТОРЫМ ВХОДОМ Пягс)о элемс:та ИЛИ, выход которого через ,торой элемент задержки соединен со вто"Ь 1 М СИ(Х)051 И 351 РУЮШИМ ВХОДОМ РЕГИСТРЗ лви ы и с сикхронизируюц(ими входами информационных регистров, выход каждого рззряла регистра сдвига подключен к упрывлкОцему вход)у соответствуюшего информационного регистра, а выход первого разря 12 через элемент НЕ со вторым управ 5 П 01 цим Выходом блокз Группка ВыхОдОВ п(ифр(гтора и группа выходов третьего элементы Я пс)лклОчеы к группе командных выхолив блока. группы выходов четвертого э, с менты И сОе 1 ие(епа с Гругп 10 Й информзционкь х ВлХодов блока.В(елеНе блока буферной памяти поз 20 л 5)ст ПОВысить пропускеуО сгОсобность уст. ройства, зы счет того, что при обрашении фро:ессора к абонентам и занятости магистралей;ерела ей информации со стороны другого процессора, информация обмена запоминается В блоке буферной памяти и в порядке приоритета поступает на обшие информационные магистрали, обеспечивая передачу необходимой информации. Таким образом, ке происходит приостановки рабочей программы процессора в ожидании обмена.На (риг. 1 представлена блок-схема устройства; на фиг. 2 - функциональная схемы Олокы уГреВления; нз фих 3 - функциональная схема блока буферной памяти; кы фи. 4 и 5 - временные диаграммы операций программного вывода и ввода информации процессора; на фиг. 6 - структура управляющего слова; на фиг. и 8 - временные диаграммы работы устройства.Схемы (фиг. 1) содержат процессоры 1, блоки 2 управления, блоки 3 буферной памяти, первые 4 и вторые 5 группы элементов И, датчики 6 информации и приемцики 7 информации, синхронизатор 8 группы 9 кодовых шин вывода, группы 10 кодовых шин ввода, первые группы 11 управляюших шин, группы 12 адресных шин процессора. шины 13 подключения процессора, вторые группы 14 управляющих шин, группы шин 15 не- программированной команды, первые 16 и вторые 17 управляющие шины, шины 8 признака непрограммированцой команды, шины 19 и 20 информационных магистралей, шины 21 - 24 приоритета.Кроме того содержат (фиг. 2) элементы 25 - 36 И, элементы 37 - 39 ИЛИ, элемент 40 И - ИЛИ, элемент 41 НЕ, триггеры 42 - 44 управления и триггер 45 признака абонента реверсивный регистр 46 сдвига, информационные регистры 47, шифратор 48, элементы 49 - 52 И, элементы 53 - 57 ИЛИ, элемент 58 НЕ и элементы 59 и 60 задержки (фиг. 3) .Устройство работает следующим образом. Процессоры 1 всех каналов обработки информации работают синхронно (тактовые сетки всех процессоров совпадают) и выполняют различные (или одинаковые) рабочие программы с общими для всех каналов внешними абонентами 6 и . В обшем случае возможно подключение к общим информационным магистралям абонентов, которые обслуживаются только одним (или несколькими) каналами. Синхронность работы процессоров обеспечивается синхронизатором 8, конструкция и работа которого описана в прототипе. Передача информации между процессорами 1 и абонентами 6 и 7 осуществляется программой процессоров. Для устранения конфликтных ситуаций, возникающих при одновременном обрашении двух и более процессоров к общим шинам 19 и 20 4 о обмена, все процессоры имеют фиксированный уровень приоритета. При одновременном выходе на режим обмена нескольких процессоров к магистралям подключается процессор с высшим уровнем приоритета. При этом информация обмена от процессо 45 ров с более низким уровнем приоритета размешается в соответствующем блоке 3, который в порядке приоритета подключается к информационной магистрали и передает управляющие слова и информацию соответствующему абоненту. Блок 3 имеет уровень приоритета на единицу меньше приоритета соответствуюшего процессора 1, т. е. прц одновременном обращении в одном канале процессора и его блока 3 к абонентам сначала подключается процессор, а затем блок 3. Анализ состояния шин 19 и 20 информационных магистралей (заняты-свободны) и подключение процессора 1 при обмене либо к цим, либо к блоку 3 осушествляет блок 2 управления соответствуюгцего канала.Обмен процессора с абонецтамц выполняется за два рабочих цикла. В первом цикле производится выдача уггравляющего слова (УС) во второмвыдача (прием) информации. Для разделения на шинах 19 адреса абонента и информации из процессора в первом цикле в составе управляюшего слова вместе с адресом абонента выдается два признака: признак информации (причем 1 в предпоследнем разряде слова соответствует адресу, а О - информации); признак абонента (причем 1 в последнем разряде слова соответствует датчику информации, О - приемнику). Временные диаграммы обмена процессора с приемниками и датчиками информации приведены соответствен цо на фиг. 4 и 5, а структура управляющего слова - на фиг. 6.Блок 2 управления в каждом канале обработки информации обеспечивает анализ состояния оогцих информационных магистралей (заняты - свободны), подключение процессора к абонентам через информационные магистрали, если последние свободы, подключение процессора к блоку 3, если информационные магистрали заняты и подключение блока 3 к абонентам при освобождении информационных магистралей.В исходном состоянии все триггеры блока 2 находятся в нулевом состоянии. При выдаче из процессора управляющего слова признаком команды В П (стробированного на элементе 25 И тактовым импульсом ТИ 2) устанавливается в едццичное состояние триггер 42 управления.Если в это время информационные магистрали не заняты процессорами цли блоком 3 более высокого уровня приоритета (на шине 21 разрешающий потенциал), то выходным сигналом триггера 42 через элементы 28 и 29 И на шине 13 формируется управляющий сигнал Подключение, который через группы элементов 4 и 5 И подключает процессор к обшим шинам 19 и 20 обмена. При этом на них в первом цикле операции обмена из процессора выдается управляющее слово, а во втором - выдается (или принимается) информация. Во втором цикле операции обмена триггер 42 управления сбрасывается в нулевое состояние тактовым импульсом ТИ 1, снимается управляющий сигнал на шине 13 и процессор 1 отключается от шин 19 и 20.Если при выдаче изпроцессора управляющего слова информационные магистрали заняты процессором высшего уровня приоритета, то запрещаюшцм потенциалом по шине 21 на элементе 28 И блокируется формирование сигнала Подключение и через элементы 41 НЕ ц элемент 30 И подается сигнал разрешения на элементы 31 - 33 И, на которых формируются управляющие сигналы Запись УС, Запись информации,,3 дц 01 сЛИ(Сс (.) 3 , ссбе(ссц 5 Кц(ц( 52 ЦСЬ ИпфоРмс 1 ЦЦЦ 00 с(с Ц)(ЦГССОРЯ 5 .30 К ,3. 10 ОК 01 Ч с 1 И 1 зя 131 С 1 И(1)орхс(ИИ 5 бг(кС) р с 1(ЫБСТС 51 13 цгС 30. С(С ГГ) Я Рц( Гс) с 1- ГГ 42.При с)свобожлснии 3(орх 3 ЦРоц х гистралей процессорами илц блоками,3 б ЛГГ ВЫСОКОГО Ъ РОВН 51 ЦРИОРИТГТс 3, СИМ с(ТС 5 Заире исЮПц 3 СИ НЯЛ На ЕцНГ .)1, ря.(репс 5 (через элечецт 27 И) црохождсцис упр 35 Г 51- К)ЦГГО СР 1 ГНЯЛЯ ИЯЛИ 1 ИЕ ИсфоР 3,1 ЦЦ 1 ЦЗ Олока 3 Форировс 3 ие управляющих сиг- ЦЯЛОБ;Г 1 Я СЧ 3 ТЫ 52 НИЯ ИпфОРмс 1 ПЦЦ Обменс 1 ИЗ б,1 ОКс 3 3 ПрОИЗВОЛИТСя 3 РГГрс 3 .3 И 44 управления, триггером 45 признак 2(н- цента, элемента)и 34 36 И, эсГмеГ 0 с 40 И - ИЛИ.Перс.;212 цформ 21 сии )1 сж,) б,101,.: И ДООНГЦТЯМИ ОСУЦЕСТ)ЛЯЕГС 5 З 3,БЯ Ц.К.3. ) 2 е)ыхо,дх трГГерс 43 с 1 пс 1 Б.(11 и 5 с)рх 15. РУ 10 ТСЯ М)Р 35 ГЯОпИВ СИГцсЛЬ, ОГ)ССЦГ:1 ИБ; - к)щие форчировдис Б необхо,цчой пк,п. ДОБдтСЛЬЩСтн УПРаВЛЯЮШИХ С ИПЯЛ)Б ., с СЧИтЫВацця ццфОрЧдццц ОСцд ИЗ (К:В первом цикле через эле(Г 3 Г 34 И 5 ылд г. СЯ СИГНЯЛ. (ЛИ 3 ЫВЯ:И 1 Г( ,НОВ(с.Г 1- НО Б ЦГРБОМ ЦЦКЛГ ЭТ 3 М ЖС СЦГ 1;3 (с сРсС- холит запись признака аб(ш(цтд, пост)цк- щеГО В Олок уцравлеи 53 из 010 кд 3 цо ц,е 17 в тригер 44 и триггер 45 ри.)31 к;.3:бо. цента. Если производится оордцснце к црцЕМНИКу ИцфОрХЯЦИИ (црИЗцаК сбоцецг;1 ( 1, то во втором цикле с Бы;одд (риг(и 45 ВЫДЯЕТС 51 РД:5 РСШсЮЦИЙ ОТГНИсГ 1 с БХ.с элемента 35 И, цри этом ца его Выходе фо - мируется сигнал Считывание ин(рорчдццц Если производится обращение к лдтчцк ццформацци (признак абонент ), рд- рЕщаК)щнй ПОтЕНцИад С БЫХОЛ ТрИГ(с) 5 подается на вход элемента,36 И, прц Го) Бо ВТОРОМ ЦИК.Е ЦД (10 БЫХО,Г фоР)с(Р;Г-,- ся сигнал Считывание адреса ОЗУ.По ОКГ)НЧЯНРИ СЧИТЬБЯ 3 Я И;5 О.1)Кс 3 Иц. формации обмена триггер 43 и тригГр 45 признака абонента устаЯвлцвяются в левое состояние. Управление0 мсте)5 о 5 КГ триггера 45 в пулевое состояние осуц(с) 5 Г 51- ется триггером 44 и элементом 40 И И.И различными тактами (ТИ 4 или ТИ 8) Б з- висимости от признака яооцецтя (фиг. 7 и 8). Приоритетное управление каналачи Обработки информации осуществлястся при по- моши сигналов приоритета, цереляваемых по шинам 21 - 24 приоритета. По шине 21 поступает запрецаюций сигнал от кацалов более высокого уровня приоритета, со стороны которых заняты информационные чагистрали, и через элементы 39 И 7 И по шине 23 передается в каналы более низкого уровня приоритета. Если в каналах более низкого уровня приоритета начался обмец (Быпос- нился первый цикл), то ео шине 24 и через элемент 38 Ис 7 И по Нине 22 до окончания(М Г Н с и Ь,с ( Г с 5 С 111 с 51:5 с ц с) Г "с с Б К сс Н с 1 Г) Ы 0 Л(Г БЬСОКО 0 ) Р(Е 5 НЯ Р 01)ТГТсЬ 10 к 3 1 ре",стдс я(Г соГ)ои оцесате)нмюпас)51 с Ь с )12 гд 5 И 1 П,Р 5 (с( с)ц 1( Т с" и сс."Кц с).3, проц 5 БОТ.я Сцс 5 л с 3 сПИЬ я - рс,с Г)., с Гр) сц;Ь 12,1.;)ссс(.ьХ ц.с;ц цр- цссгсГр( 5 у Г); Ь О" 3с И И.110( Л( 5 сЦ( ОЧГО( ,О РЯБ 5 0 ЦС 0С 1( Б с, .1 ( 0 Р Ч с с (И и;1 Д, с 1) Е С сс Я Ч Г й К. О,Х СЦ Г с, 1 И Зс ЦР СИ, С 001".11.Ы М . (; , ГЕ)1 .ИИ , э , ,1КЦ О(СпГСТ 5:Я(ТС (.,с 3 ИГ ЕДИЦ 1 ЦЫ Б )ГБСР- ссн(о) регистре 46 слви;Б стр(ссс стд)ц)их 3( )сс 1.5 р 5,ОБ, цо,К,10 Чс 151 (х ссМЫ 1 С,1(.Х 10 ПИРс;СфоРХЯЦИОЦый РГГИСГР ДЛЯ ЗЯЦЦСЦ ОЧЕРЕД- ц)го кола.( ИТЫБ 3 ц 1 Г 3 ц(100)1 с 3 ЦИИ 00)Е 5 с ИЗ ОЛОк; 3 цроизГ 50,цтся Вседя из перБОГО инфо" )- 35м;цаниого р(гцстря 47 сгГл юц) МцпдвЛЯЮЦИМИ СИЦ 51 сЧИ (,ЧИТЫБЯЦИГ МЦРЯВС 51- со Ц ГСг 0 Б 2 ;(,. Ч 31 Т Ы Б Д Н И Г И Н ф 0 О Х) а Ц И И ; ( с 3(т,Бдцис адреса ячейки ОЗУ. Считывание уцрдвляошего слова и информации ца ицрорхЯЦРОццм 0 мдп 5 страль цроизво.ит.4 о ся черсз эл(чецт 00 И,7 И и элеченс,)2 И.(. Ч И Г Ь Б 2 и И Г Д Д Р Г С с) Я Ч Е И К И Г) 3 ) Г Р 0 И 3 В 0- дится через элемент 51 И. Одновременно сиг 22 Считывдцие ялреся 03, цоступа(т 2 Бхол цифрдтора 48, на е)ыходе которог( фор,ируется коз операции нецрограмчироцацного ввода. Ко непрограмчированной кочацлы ввода, состоящий из кола операции и адреса ячейки ОЗУ, по группе шин 15 ГцрОГря 1 мирОБя ннОЙ кОмднды ост пает Б процессор. После счцтывания информации оохГНЯ сигналами считывания через элементы 55 и 56 Ис 7 И и элемент 60 задержки в информационных регистрах 47 осуществляется слГ 5 иГ информации ВпраВО на Один регистр, т. е. в первый регистр переписывается ин(1)орс 3 ци 51 из ВторОГО, ВО Второй - из 5третьего и т. д. Одновременно производится сдвиг с.иницы в реверсивном регистре 46 На 0;ИЦ РЯЗРЯД В СТОРОНХ;ЯДНИХ РЕЗРЯ- ,ов, подготавливая таким образом для за ПИСР 1 ЦифР)33 ЦИИ 0".300 ОЛИ В 11115(и И и(;Р 3 Ь . ционный рсГист,) 17. Ицвс ртирцВдццы Й элементе;)8 НЕ сигнал с выхода . рво(0 РВЗРЯ;3 3)в".РСЦБНО 0 Р.ГИ(.ТРс) -.).3 53 С Т 1 3 : 33 1 С 1О р,1 с 1( 1 Р В ,) Г К( К . й сигнаг 113,1 ИИс ицфОРмс)ции ц хГ;.33) 5 юЦсЙ ц и цс.6 ц(.р( 3( тс 5 В б,Ок,1)с 1 5- леция. Вьхо,:1 ПоссСлц 10 рдзря,3 пс(350: 0 И 31 с)Ор 331(ИОННОГО рс ГИСТГ)3 4( К;)К СИ 1 3 3 ПрИЗН 3 К АБ ПО Х Прав;1 яюц;.И" ППИ .ПОЛКЛЮЧ 3.ТСя К ОЛОКЧ 2 Х П)3 БЛП)3.сРасс чотрим работу устро 35 35 Пр( Ол;(О- временном выхоле ца рс;кич об Рцч 3 ц) и,с(- соров двух каналов 113 ацр 33)Срсрв ц ( и Б горого). На ф 13 Г. 7 привелна Брс)(с(ицаграмма при Олцо(вре)(с цшг)1 (Б)рдП( ц ц31 РОЦЕССОРОВ К ПРИС ЧНИКЗХ; И)1(ОР .,;(на фиг. 8при обрдцс(я цс рцгго;(ро:в сора к прием)35(кч, а второц " .:)тчк) и:1- формацци. В перво цикле Б блокахравления оооих ка(алов усгд(,двливд.:с- Б С.ЛИЦИЧ 1 ВЕ СОСТОЯНИС ТРИГГСРЫ 42 Х ПР 5 ЛСЦ:5, Сигналы с выхода триггера 42 уцрдь(сция первого канала через элсченты 28. 2) И (цд шине 21 приоритета разрсшдк)циЙ цотс:( ал) формируется уира 3 ляюший сигнал 10,1- ключение, который чсрез груп:ы эли(с 3)ов 4 и 5 И цодклк)чает процессор первого кд 3- 25 ла к шинам 20 и 9 и производигся ирс 3 ча информа 1(ии 13 прие 1 ник. О 1 НОВрех)сн сигнал с выхола триггера 42 первого кдцдлд через элемент 3,) И,)И осуществляет блокировку сигнала Подключение 3 ОлокЗ(3 второго канала. 11 ричеч в этом канал( ч)сл элемент 41 НЕ подается сигнал рдзрсшс)шя на элементы 31 - -33 И, на которых срорчир) - ются управляющие сигналы, ооесцсчиваюшие запись информации обмена вторс)го про. цессора в блок 3. В первый ицфор.(дцисш, ный регистр 47 олока 3 второго канала производится запись управляющего слова. Во второй регистр производится запись информации при обращении второго процессора к приемнику) и адреса ячейки ОЗУ пр 13 обращении второго 31 роцессора к лат(икуао информ а ции) . Пос;е оконча ни я оо чена пс" рвого процессора и записи инфор.;(ации обмена второго процессора в блок 3 триггер 42 блоков управления первого и второго каналов сбрасываются в нулевое состояние.При этом с первых двух входов элемента 27 И блока управления второго канала снимаются сигналы блокировки, разрешая прохождение управляющего сигналя Наличие информации из блока 3 и форчирование управляющих сигналов считывания информации обмена блока 3. Сигналом Считывание УС производится Выдача на информационную шину 19 управляющего слова. Г 1 ри обращении второго процессора к приемнику сигналом Считывание информации производится считывание информации. При обращении второго процессора к датчику информации сигналом Считывание а.(реса ОЗУ производится считывание адреса ячейГКИ С) ) ( 1 р 3 По 5 с 3 (.И( КО.13 ИСцроГрс)1 Н,)ов 311 К 3.(.)., КТ11 с 51 СГХс 1(.Т 1: ГГ)и цсц 31 Н 5:) В ц )О ц(ссор ОЛН 0133) с) ц но 1(Гцд, . "(, -3 3.( 33)3ц 1ц 3.1(.( ,, : ; 5 ;: , с( С , ; . 3) К д: 1 3-) 1 1 ;3 К( -. х стройств ) лл соцряжсция цроцессо- роБ Гц(цичц дбсч(ситами, солсржашсе М Ком 1"ТО)015 1)роцсссоР)ОВ, Кс(ж.Ыц из КОТО- рых сс)с ржит О,ок ) правления, первая группа упрдцля)о)цих вхо,ОБ и Выход признака (.ПРОГПБ)миг)ОВ 31 НОЙ кочанлы кОто(РОГО сое;3 инецы соответственно с первой группой ) прдвлякш,цх выколов и вхо,)ом признака команды сс)отвстствчк)113 го процессора, груп. 1 Ь 3111 фОР 13 11 ОН(Ь 1; БХО (ОБ 11 ВЬ;О.10 В КОТСОГО СОС,ИНЕНЫ СС)ОТБ(ТСтВСР(но с ццфорх)ационнычц выхолдчц элементов 11 первой группы, соли 333 Нх (р) ппой Вх51( В с чд. гистралью Ввода ицфорчдци от Внешних дбонентоц и с (.руцпой информационных Бхо;)Ов элем 1(тов И Бт(5 эой; рх ппь), ПО,(кл)очс)3- ных группой )ыхолов к чдгистрали вывола и(,формации нд Бцсц(ние абоненть(, х прдвляюшие в. Олы элементов И первой и второй групп подключены к выходу полключення процсссорд б,ц)кд уцрдвлеция, первые приоритетные вход и Быхол блока управления -го комчутдгорд про;1 ссора сослинецы соответственно со вторыми выходом и входом приоритета с)лока уг)равления-1-го коммутатора процессора, 1 =- , М), с)т,шча)О- (цееся тем, что, с целью повышения пропускнои .посооностц устройства, в каждый коммутатор процессора ввелец блок буферной пачяти, сое;3 ценный группами информационных входов и Выходов соответственно с группой информационных выколов процессора и магистралью вывода информации на внешние абоненты, грчппой х правляющих вхо,сов - со второй группой управляющих выколов блока управления, группой алресных Вколовс Грх ППОЙ ал 1)есных ВыхолОВ процессорд. Грх цпой выхолог, цепрограммировднцой кочдцлы - с группой вколов НЕП РОГР 3 ХМ ИРС ВД Ц 3031 КОМ 3 НЛЫ П РОЦС ССОРД, а первым и Вторым управляющими выхола750472 12 Риг 1 ми - соответственно с первым и вторым входами синхронизации блока управления.2. Устройство по п. 1, отличающеюся тем, что блок буферной памяти содержит реверсивный регистр сдвига, Ю информационных регистров, шифратор, четыре элемента И, пять элементов ИЛИ, элемент НЕ, два элемента задержки, причем группа информационных входов блока соединена с группой информационных входов первого элемента И, группа выходов которого подключена к первой группе входов первого элемента ИЛИ, вторая группа входов которого соединена с группой выходов второго элемента И, соединенного группой входов с группой адресных входов блока, а группа выходов - с первой группой входов информационных регистров, выходы 1-го (1 = 2,%) информационного регистра соединены со второй группой входов 1 - 1-го информационного регистра, группа выходов первого информационного регистра соединена с группой входов третьего и четвертого элементов И, выход последнего разряда первого информационного регистра соединен с первым управляющим выходом блока, входы второго и третьего элементов ИЛИ, первые входы четвертого и пятого элементов ИЛИ, управляющие входы первого, второго и третьего элементов И и вход шифратора подключены к соответствующим входам группы управляющих входов блока, выход второго элемента ИЛИ соединен со вторым входом четвертого элемента ИЛИ, выход которого через первый элемент задержки подключен к первому синхронизирующему входу регистра сдвига, выход третьего элемента ИЛИ соединен с управляющим входом четвертого элемента И и вторым входом пятого элемента ИЛИ, выход которого через второй элемент задержки соединен со вторым синхронизирующим входом регистра сдвига и с синхронизирующими входами информацион ных регистров, выход каждого разряда регистра сдвига подключен к управляющему входу соответствующего информационного регистра, а выход первого разряда - через элемент НЕ со вторым управляющим выходом блока, группа выходов шифратора и 15группа выходов третьего элемента И подключены к группе командных выходов блока, группа выходов четвертого элемента И соединена с группой информационных выходов блока.го Источники информации,принятые во внимание при экспертизе 1. Дроздов Е. А. и Пятибратов А. П.Основы построения и функционирования вычислительных систем. М., Энергия, 1973.252. Авторское свидетельство СССРМо 458829, кл. 6 06 Г 15/16, 1975.3. Авторское свидетельство СССР317064, кл. 6 06 Г 9/18, 1971 (прототип).ЫиЦио 2 545 ь такты 7 8процЕс, сораЪлрм б лмкнцее слобо цг 4 Упса блчюг слобо