Устройство программного управления

(51)5 6 05 В ИЗОБРЕТЕН И ЕЛЬСТВУ ИЕ ОПИСАН К АВТОРСКОМУ(71) Институт проблеэнергетике АН УССР вания в одел 72) А.А,Мирошниченко, И.А,Табунщик,,. Кофман А, Введение в прикладную кинаторику, -М.: Наука, 1975. ом- УП ПРОГРАММНОГО 54) УСТРОЙСАВЛЕНИЯ Изобретение относится к цифровым вычислительным машинам для программного управления и может быть ис 1 ользовано при построении специализированных вычислительных устройств для формирования последовательно."ти команд применительно к приводам станков с программным управлекием.Известно устройство для моделирова- ния топологии сетей, которое содержит четыре блока памяти, каждый из которых предназначен для хранения. адресов начальных и коне 1 ных узлов ветвей сети, адресов, входящи и выходящих ветвей сети, четырех рег 1 отрав, каждый из которых предназначен для хранения адресов входя-, щей и выходяаей ветви сети, адресов конец- ного узла ветв 1 и конечного узла сети, два триггера, дешифратор, две линии задержки, , сеть элементо 1: ИЛИ, шесть элементов И и элемент НЕ. Э ги элементы совместно с деГОСУДАРСТВЕННОЕ ПАТЕНТНОЕВЕДОМСТВО СССР(ГОСПАТЕНТ СССР) 2 (57) Изобретение относйтся кцифровыми вы-числительным машинамдля программного управления и может быть использовано при. пострбении специализированных вычислительных устройств для осуществления форми: рованияпоследовательности команд прймейительно к приводам станков с про-. граммнь 1 м управлением; Устройство прочграммного управления позвотлятет реШать задачи формирования йоследовательности команд, которь 1 е представляют сетевую структуру, для управления йрйводами станка с программным управлением, для осуществления контроля за величиной управля 1 ощего сигнала исполнительного механизма, Кроме того, устройство позвсоляейтч мыходчеплхипрбаать ) " структуру сети типа мультиграф. 1 ил..,лти шифратором сравнения кодов, который выполнен на элементах И и ИЛИ, соединены в,: - соответствующую схему; что позволяет мо-. делировать только конфигурацию сети или графа, К недостаткам этих устройств относится то, что для решения задач на сетях и а графах они требуют привлечения моделей ветвей с определенным техническим вынос нением для каждой конкретной задачи,Наиболее близким по назначению Й: конструктивному выполнению к заявляемому является устройство, которое содержит. первый, второй блоки памяти последовательности техпроцесса,третий, четвертый и пятый блоки памяти параметров техпроцесса, с первого по четвертый регистры, пер- ч, вый и второй счетчики импульсов, первую,. . вторую, третью, четвертую, пятую. шестую,седьмую, восьмую и девятую группы элементов И, первую, вторую и третью группы элементов ИЛИ, перву 1 о и вторую схемы1781671 Редакто Производственно издательский комбинат "Патент", г, ужгород, ул.Гагарина. 1 Заказ 427 ВНИИСоставитель А.МирошниченкоТехред М,Моргентал Корректор В,Петраш Тираж ПодписноеГосударственного комитета по изобретениям и открытиям при ГКНТ СС1.13035, Москва, Ж, Раушская наб 4/520 30 35 40 45 50 55 сравнения, с первого по девятый элементы И, первый и второй элементы ИЛИ, первый и второй элементы НЕ, дешифратор кода, кольцевой реглстр, с первого по пятый триггеры, первую и вторую группы триггеров и блок синхронизации, причем информационные входы первого и второго регистров соответственно являются первым и вторым входами условий устройства, выходы второго регистра соединены с первой группой входов первой схемы сравнения, с первого по (и)-й где и - число элементов в перечисленных группах устройства), выходы третьего регистра соединены с первыми входами элементов И первой группы, информационный вход третьего регистра соединен с выходом второго блока памяти последовательности техпроцесса, адресный вход которого соединен с выходом четвертого регистра и с адресными входами третьего и четвертого блоков памяти, параметров техпроцесса, (и) информационных входов четвертого регистра соединены с выходами элементов ИЛИ первой группы, а адресные входы пятого блока параметров техпроцесса соединены с выходами элементов ИЛИ второй группы, причем информа-циойные выходы первого регистра соединены с первыми входами элементов И .второй группы, вторые входы которых соединены с прямым выходом второго триггера а выходы элементов И второй группы соединены с первыми входами элементов ИЛИ третьей группы, вторые входы соединены с вйходами элементов И первой группы, вторые входы которых соединены с первым входом шестого элемента И, с прямым выходом третьего триггера, с первым входом четвертого элемента И и с первыми входами элементов И четвертой группы, вторые входы которых соединены с выходом первого блока памяти последовательности техпроцесса, а выходы элементов И четвертой группы соединены с первыми входами элементов ИЛИ первой группы, вторые входы которых соединены с выходами элементов И третьей группы, первые входы которых соединены с первыми входами элементов И первой группы, а вторые входы элементов И третьей группы соединены с выходом первого элемента НЕ, вход, которОго соединен с (и)-м выходом третьего регистра, с первым входом первого элемента И, с входом установки в "0" четвертого триггера ис входом установки в "1" пятого триггера, а второй вход первого элемента И соединен с выходом первой схемы сравнения, вторая группа входов которой соединена с выходами элементов ИЛИ третьей группы и с адресными входами первого блока памяти последовательности техпроцесса, вход разрешения считывания которого соединен с выходом шестого элемента И и с первым входом первого элемента ИЛИ, причем счетный вход первого счетчика импульсов соединен с выходом . восьмого элемента И, а выходы первого счетчика импульсов соединены с первой группой входов второй схемы сравнения,10 вторая группа входов которой соединена с первой группой выходов пятого блока памяти параметров техпроцесса, информационный вход которого соединен с выходом третьего блока памяти, вход разрешения 15 считывания которого соединен с входами разрешения считывания четвертого и входом разрешения записи пятого блоков параметров техпроцесса, с первыми входами элементов И пятой группыи с первым выходом кольцевого регистра, а вторые входы элементов И пятОй группы соединены с первыми входами элементов И шестой и седьмой групп и с выходом дешифратора кода, информационные входы которого соединены с выходами элементов ИЛИ второй группы, первые входы которых соединены с выходами второго счетчика импульсов, счетный вход которого соединей с выходом седьмого элемента И, а вторые входы элементов ИЛИ второй группы соединены с (и) выходами четвертого блока памяти параметров техпроцесса, а выходы элементов И шестой группы соединены с входами установки в "1" триггеров второй группы, прямые выходы которых соединены с первыми входами элементов И восьмой группы, вторые входы которых соединены с первыми входами элементов И девятой группы и с прямыми выходами триггеров первой груп-. пы, с входами второго элемента ИЛИ, выход которого соединен с входом второго элемента НЕ, выход которого соединен с входом установки в "0" пятого триггера, а входы установки в "1" триггеров первой группы соединены с выходами элементов И пятой группы, входы установки в "0" триггеров первой группы соединены с выходами элементов И седьмой группы, а инверсные выходы триггеров второй группы соединены с вторыми входами элементов И девятой группы, третьи входы которых соединены с третьими входами элементов И восьмой группы, с первыми входами седьмого, восьмого и девятого элементов И и прямым выходом пятого триггера, прямой выход первого триггера соединен с первым входом второго элемента И, выход которого соединен с прямым входом третьего триггера. входы установки в "0" второго и третьего триггеров соединены с выходом третьего10 15 которого соединен с вторым входом первого элемента ИЛИ, выход которого соединен 25с входом разрешения записи четвертого регистра, второй выход кольцевого регистрасоединен с входом разрешения записи четвертого регистра, второй выход кольцевогорегистра соединен с входом разрешения записи третьего регистра и входом разрешения считывания второго блока памяти 43 ются, соответственно, выходы элементов И 40 50 не осуществляет контроль за величиной управляющего сигнала исполнительного ме элемента И, первый вход которого соединен с первым выходом блока синхронизации, второй выход которого соединен с первым входом пятого и вторыми входами седьмого и второго элементов И, третий выход блока синхронизации соединен с вторыми входами четвертого и девятого элементов И, выход последнего из которых соединен с входом разрешения Считывания пятого блока памяти, а четвертый и пятый выходы блока синхронизации соединены соответственно с вторым входом восьмого и шестого элементов И, вторые входы третьего и пятого элементов И соединены с прямым выходом четвертого триггера, вход установки в "1" которого соединен с выходом четвертого элемента И, а инверсный выход четвертого триггера соединен с третьим"входом второго элемента И, четвертый вход которого соединенс инверсным выходом пятого триггера, выход пятого элемента И соединен с информационньм входом кольцевого регистра, третий выход последовательности техпроцесса, выход первого элемента И соединен с входом установки в "0" первого триггера, вход установки в "1" которого соединен с входом установки в "1" второго триггера и является входом, пуска устройства. первыми и вторы ми выходами кода операций которого являвосьмой и девятой групп, причем первый и второй выходы синхронизации соответственно соединены с вторым входом элемента И и с вторыми входами пятого, седьмого и второго элементов И.Недостатком известного устройства является то, что оно в процессе формирования последовательности команд, которые йредставляют сетевую структуру (например, команд управления приводами станка с программным управлением), контролирует только время воздействия каждой команды на исполнительный орган (механизм) и ханизма. Целью изобретения является повышение надежности за счет полноты контроля выполнения последовательности команд,которые представляют сетевую структуру управления исполнйтельными механизмами и по 8 ьшения тбчности выполняемоготехйологического процесса,Поставленная цель достигается тем, чтов устройство программного управления вве-дены коммутатор, десятая группа элементовИ, третий и четвертый элементы ИЛИ, десятый; одинадцатый, и двенадцатый элементы И и третья схема сравнения, первыйвыход которой соединен с первым входомдвенадцатого элемента И, выход которогосоединен с четвертым элементом ИЛИ; второй вход и выход которого соединен соответственнос (п-.1)-м информационнымвыходом четвертого блока памяти и с вторыми входами элементов И шестой группы, авторой выход третьей схемы сравнения Со единен с первымвходом десятого элементаИ, второйвход и выход которого соединен0 соответственно с выхОДом третьего элемента ИЛИ, первый и второй вход которого соединены соответственнсгс первым йвторымвыходом второй схемы сравнения, и с вторыми входами элементов И. седьмой группы,а третий вход десятого элемента И соединенс первым входом одиннадцатого элементаИ, вторым входом двенадцатбго элемента Ии прямым выходом пятого триггера; а выход.одиннадцатого элемента И соединен с пер-Ъвыми входами элементов И десятой группы,выходы которых соединены с вхбдамиустановки в "0" триггеров второй группы, а вторые входы элементов И десятой группы. соединены соответственно с выходами дешифратора кода, причем первая группа входов третьей схемы сравнения соедйнена свторой группой информационных выходовйятого блока памяти параметров техпроцесса, а вторая группа входов третьей схемысравнения соединена с выходом коммутато. ра, входы которого являются входом изменяющихся условий управляющего сигналаустройства,На чертеже приведена блок-схема уст 5 ройства и рограммного управления,Устройство содержит первый, второйблоки памяти 1, 2 последовательности техпроцесса, третий, четвертый и пятый блоки 3,4, 5 памяти параметров техпроцесса, первый, второй, третий и четвертый регистры6 - 9, первый и второй счетчики импульсов10, 11, первую, вторую, третью, четвертую,пятую, шестую, седьмую, восьмую, девятуюи десятую группы элементов И 12-21, первую, вторую и третью группы элементовИЛИ 22-24, первую, вторую и третью схемы. сравнения 25-27, с первого по двенадцатыйэлементы И 28-39, с первого по четвертыйэлементь, ИЛИ 40-43, первый и второй элементы НЕ 44, 45, дешифратор кода 46, коль1781671 10 15 20 зом 30 35 45 50 55 цевой регистр 47, с первого по пятый триггеры 48-52, первую и вторую группу триггеров 53, 54, блок синхронизации 55, коммутатор 56, первый и второй входы условий 57, 58, первый и второй вьходы кода операций 591-59 п 601-60, вход иэменяющихся условий управляющего сигнала 61161 п, вход пуска устройства 62.Число триггеров в первой и второй группах - 531-53 п, 541-54 число элементов И в.пятой, шестой, седьмой, восьмой, девятой и десятой группах - 161-16 п, 171-171, 181-18 п, 191-19 п, 201-20 п, 211-21 п равно числу приводов (исполнительных органов) станка.Схемы сравнения 25, 26, 27 предназначены для поразрядного сравнения двух кодов и выдачи сигналов на одном из своих выходов в зависимости от знака ,или =,Устройство работает следующим обраВ исходном состоянии перед решениемзадачи регистры 6, 7, 8,9, кольцевой регистр 47; счетчики 11, 10, триггеры 48, 49, 50, 51, 52 и 541-54 устанавливаются в исходное нулевое состояние,Исходными данными задачи формирования последовательности команд, представляющих сетевую структуру для управления системой исполнительных механизмов, является мультиграф, определяющий последовательность работы приводов,Под мультиграфом понимают такой граф, у которого любая пара вершин может быть соединена между собой более чем одной ветвью;Конфигурация мультиграфа отображает последовательность вьполнения технологического процесса, а его ветви отображают отдельные операции указанного процесса. При этом между двумя смежными вершинами мультиграфа отображают операции, которые должны выполняться одновременно. Их число соответствует числу исполнительных механизмов, которые участвуют в технологическом процессе одновременно. Вершины и ветви мультиграфа нумеруются, На основании условий выполнения технологического процесса каждой ветви мульти- графа, кроме номера, присваивают следующие параметры: вес - характеризует продолжительность работы исполнительного механизма, уставка - оптимальная величина, по которой осуществляется управление отдельной операции технологического процесса, знак - начальное направление работы исполнительного механизма до достижения управляемым параметром заданного значения и номер привода.Информация о конфигурации мульти- графа заносится в блоки памяти 1,2, В блоке памяти 1 адресом какдой ячейки служит номер вершины мультиграфа, а информацией, хранимой в этой ячейке, является номер одной из ветвей, выходящей из данной вершины. В блоке памяти 2 адресом первой ее ячейки служит номер ветви, выходящей иэ вершины и хранимый по адресу-номеру этой вершины в блоке памяти 1. Информацией, хранимой в этой ячейке блока памяти 2, является номер одной из смежных ветвей, который в дальнейшем служит адресом од- . ной иэ следующих ячеек этого блока памяти 2, В ячейке блока памяти 2 по адресу-номеру последней смежной ветви информационной частью является номер вершины, в которую эти смежные ветви входят. Для отличия информации о номере ветви от номера вершины в блок памяти 2 введена метка - значащая единица, Эта метка заносится в последний разряд, специально выделенный для тех ячеек памяти, информационная часть которых составляет номер вершины мультиграфа. Остальные параметры ветвей мультиграфа заносятся в блоки памяти 4, 3, В блоке памяти 4 адресом каждой ячейки служит номер ветви мультиграфа, а информацией - номер привода и знак, определяющий начальное направление работы исполнительного механизма. В блоке памяти 3 адресом каждой ячейки также служит номер ветви мультиграфа, а информационная часть содержит данные как о продолжительности работы исполнительного механизма, номер которого приписан данной ветви, так и оптимальное значение параметра, по которому осуществляется управление направлением работы исполнительного механизма,Шины установки всех триггеров регистров и счетчиков устройства в исходное состояние, а также шины занесения исходных данных на чертеже не показаны,На чертеже также условно показаны информационные шины, подключенные к по- . люсам 58, 57, 611-61 п, Разрядность первых двух шин определяется величиной максимально возможного номера начального и конечного узлов. Например, если при решении конкретной задачи управления технологическим процессом количество узлов не превышает 255, то разрядность этих шин не превышает 8 при представлении информации в двоичном коде, Разрядность информационных шин, подключенных к полюсам 611-61 я, определяется исходя из максимальных величин регулируемых параметров, значения которых в двоичном коде снимаются с выходов аналого-циФровых преобра зователей,Разрядность блоков памяти 3 и 5 определяется величиной продолжительности работы исполнительйого механизма и величиной уставок.Перед началом решения задачи в регистры 6 и 7 через входные полюса 57, 58 заносятся соответственно номера конечной и начальной вершин мультиграфа.Работа устройства начинается с момента подачи сигнала на вход 62. Вся работа устройства представляет циклически повторяющиеся и следующие друг за другом два этапа, Первый этап включает в себя загрузку блока памяти 5 информацией о продолжительности работы того или иного исполнительного механизма и величине соответствующего оптимальному значению регулируемого параметра, Начальное направлейие работы исполнительных механизмов загружается в группу триггеров 541-54 п, а продолжительность работы - в группу триггеров 531-53,. Второй этап включает слежение за текущими значениями регулируемых параметров с соответствующим переключением направления работы. При этом слежение за продолжительностью работы каждого исполнительного механизма и отключение его в требуемый момент времени происходит при условии Ь = Рь где Ь - текущее значение регулируемого параметра, Р - значение уставки (величина оптимального значения управляемого параметра). Если при работе устройства возникает условие ЬР, то устройство сменит направление работы соответствующего исполнительного механизма. В случае, если Ь Рь то время работы исполнительного механизма будет увеличено, Это будет происходить до тех пор, пока не выполняется условие Ь = РьВыполнение первого этапа заключается в следующем. Сигнал с полюса 62 устанавливает триггеры 48 и 49 в единичное состояние. Единичное состояние триггера 49 выдает разрешение, которое поступает на вход группы элементов И 13, Это обеспечивает прохождение кода - номера начальной вершины мультиграфа через группы элементов И 13 и ИЛИ 24 на адресный вход блока памяти 1, Единичное состояние триггера 48 выдает разрешение на элемент И 29, что позволяет импульсу ГИ 1 блока синхронизации 55 пройти через этот элемент и установить триггер 50 в единичное состояние. Причем блок 55 выдает на первых четырех своих выходах импульсы, сдвинутые относительно друг друга, частота следования каждого из которых выше частоты им пульсов, выдаваемых на пятом выходе. во столько раз, сколько исполнительных меха 20 25 30 35 сигнал, который поступает на вход считыва 40 ния блоков памяти 4, 3, на вход записи блока 45 50 5 10 низмов обслуживает устройство программного управления.Единичное состояние триггера 50 выдает разрешение на входы элементов И 31, 33 и группы элементов И 12. В результате импульс ГИ 2 генератора импульсов 55 поступит на единичнь 1 й вход триггера 51 и установит его в единичное состояние, а импульс ГИ 3 пройдет через элемент И 33 и поступит на вход считывания блока памяти 1, Кроме того, импульс ГИ 3 с выхода элемента И 33 поступит через элемент ИЛИ 40 на вход значения информации в регистр 9. В результате информация, считываемая из ячейки по адресу-номеру начальной вершины, с выхода блока памяти 1 поступитчереэ группу элементов И 15 и ИЛИ 22 на вход регистра 9 и запишется в него, Этой информацией будет номер первой ветви, исходящей из начальной вершины мультиграфа Единичное состояние триггера 51 выдает оазрешение на входы элементов И 32, 30. Разрешение на входе элемента И 30 дает возможность импульсу ГИ 4 пройти через этот элемент и установить триггеры 49 и 50 в нулевое состояние. Нулевое состояние триггера 50 снимает разрешение с входа группы элементов И 13 и с входов элементов. И 31 и 33, что не позволяет проходить очередным импульсам ГИ 2 и ГИ 3 соответственно через эти элементы,1Разрешение, поступившее на вход элемента И 32 с единичного выхода триггера 51,дает возможность импульсу ГИ 1 пройти через элемент и 32 на вход кольцевого регистра 47, При этом на первом разрядном выходе кольцевого регистра 47 появится памяти 5 и на один из входов каждого элемента И 161-16 л, В результате с информационного выхода блока памяти 4 через группу элементов ИЛИ 23 на адресный вход блока памяти 5 и на вход дешифратора кода 46 поступит номер исполнительного механизма. Одновременно на один из входов всех элементов И 171-17 п через элемент ИЛИ 43 поступит информация о направлении работы указанного исполнительного механизма Причем условно принято прямое направление работы исполнительного механизма кодировать нулем, а обратное - единицей, Одновременно с этим с информационного выхода блока памяти 3 на информационный вход блока памяти 5 поступают данные об оптимальной величине регулируемого параметра и продолжительности работы исполнительного механизма, Следует отметить,что информация, считанная из блоков памя. ти 4, 3 находилась в ячейке, адрес которой определяет номер ветви мультиграфа, поступающий из регистра 9.Дешифрация номера исполнительного механизма дешифратором кода 46 позволяет выбрать соответствующие этому исполнительному механизму элементы И и из каждой группы элементов И 16 и 17, При этом триггер из группы триггеров разрешения работы исполнительных механизмов 531-53 п и трипер из группы направления работы приводов 541-54 п устанавливаются в соответствующее состояние, т.к, сигнал с выхода выбранного дешифратором кода 46 элемента И 16 поступает на единичный вход соответствующего этому элементу триггера. Триггер из группы триггеров 541-54, устанавливается в единичное состояние, если соответствующий ему привод имеет обратное начальное направление работы. что обеспечивает прохождение разрешения из блока памяти 4 через элементы ИЛИ 43 и выбранный дешифратором кода 46 элемент И 17 на единичный вход триггера 54 ь В противном случае (прямое направление работы привода) триггер 54 остается в нулевом состоянии, т.к. из блока памяти 4 на вход элемента ИЛИ 43 разрешение не поступит,Таким образом; в результате действия сигнала, поступившего с первого разрядного выхода кольцевого регистра 47 в блок памяти 5 в ячейку по адресу-номеру исполнительного механизма будет записана информация об оптимальном значении регулируемого параметра и продолжительности работы исполнительного механизма, а триггеры, соответствующие данному исполнительному механизму из группы триггерое 531-53 п и 541-54 п будут установлены в соответствующее состояние.Поступление очередного импульса ГИ 1 через элемент И 32 на вход кольцевого регистра 47 снимает сигнал с его первого и выдает сигнал на его втором разрядном входе. Сигнал со второго разрядного входа кольцевого регистра 47 поступает на вход считывания блока памяти 2 и вход занесения информации в регистр 8, При этом на адресный вход блока памяти 2 поступает номер ветви с выхода регистра 9, Из ячейки блока памяти 2 по этому адресу считывается информация, которой является номер смежной ветви и которая поступит на вход регистра 8, и записывается в этот регистр.Поступление очередного импульса ГИ 1через элемент И.32 на вход кольцевого регистра 47 снимет сигнал с его второго разрядного выхода и выдаст сигнал на третьем его разрядном выходе. С третьего разрядно го выхода регистра 47 сигнал через элемент ИЛИ 40 поступит на вход занесения информации регистра 9. По сигналу, пришедшему с выхода элемента ИЛИ 40, информация, поступившая с выхода регистра 8 через группу элементов И 14 и ИЛИ 22 на вход регистра 9,запишется в нем, Это происходит потому, что на втором входе группы элементов И 14 есть разрешение с выхода элемента НЕ 44, которое присутствует до тех пор,10 пока на вход элемента НЕ 44 не поступит метка, которая представляет значащую единицу в последнем разряде регистра 8, как было описано раньше.15 Очереднойимпульс ГИ 1, поступивший через элемент И 32 на вход кольцевого реги-стра 47, снимет сигнал с его третьего разрядного выхода и выдаст сигнал на первом разрядном выходе.20 В дальнейшем описанные выше операции первого этапа повторяются, При этом в регистр 9 будет записываться информация - номера следующих смежных ветвей,Окончание первого этапа (загрузки) оп ределяется моментом проявления метки навыходе регистра 8. Метка свидетельствует о том, что в регистре 8 находится информация о номере вершины мультиграфа, в которую входят смежные ветви, Эта метка снимет 30 разрешение с выхода группы элементов И14 и поступит на нулевой и единичный входы триггеров 51 и 52 соответственно. В результате триггер 51 установится в нулевое, а триггер 52- в единичное состояние, Нулевое 35 состояние триггера 51 прекратит поступление импульсов ГИ 1 на вход кольцевого регистра 47 через элемент И 32.Единичное состояние триггера 52 свидетельствует о том, что устройство перешло 40 к выполнению второго этапа работы. Единичное состояние триггера 52 выдает разрешение на элементы И 34, 35, 36, 37, 38, 39 и на входы всех элементов И 191-19 п и 201-20 п.Это разрешение подключает триггеры 531- 45 53 п и 541-54 о к исполнительным механизмам, Каждый исполнительный механизм соединяется с устройством посредством полюсов 591-59 п и 601-60 о. Причем К-й исполнительный механизм подсоединен к 50 полюсам 59 к. Если сигнал присутствуеттолько на полюсе 59 к то исполнительный механизм работает в прямом направлении, если же сигнал присутствует и на полюсе 60 к - то в обратном направлении. Отсутст вие сигнала на полюсе 59 к говорит о том, что1-й привод выключен.Разрешение с единичного выхода триггера 52 дает возможность импульсам ГИ 1 от генератора импульсов 55 поступать через элемент 34 на вход счетчика 11. В результате этого на выходе счетчика 11 будет меняться код, который поступает на адресный входкоммутатора 56 и через группу элементовИЛИ 23 на адресный вход блока памяти 5 ивход дешифратора кода 44, Этим обеспечивается смена адреса ячеек блока памяти 5.Одновременно на вход считывания блока.памяти 5 поступают с. выхода элемента 36импульсы ГИ 2, что обеспечивает считывание информации из ячеек блока памяти 5, 10информация об оптимальном значении регулируемого параметра Рь снимаемая с вторых и информационньх выходов блокапамяти 5, поступает на первый вход схемысравнения 27, Текущее значение регулируемого параметра Ь через полюс 61, коммутатор 5 поступает на второй вход схемысравнения 27. Если выполняется условие:Ь Рьто сигнал с первого выхода схемы сравнения через И 38 и один из группы элементовИ 21, на втором входе которого присутствует разрешение с 1-го дешифратора кода 46,поступит на нулевой вход триггера 54 и установит его в нулевое состояние (либо подтвердит это состояние), Если жевыполняется условие;ЬР,то сигнал со второго выхода схемы сравнения через элемент И 39, ИЛИ 43 и один из 30группы элементов И 17 поступит на единичный вход триггера 54 и установит его в единичное состояние (либо подтвердит этосостояние). Таким образом, осуществляетсяуправление направлением работы 1-го исполнительного механизма в соответствии стекущим значением параметра.С первых и информационных выходовблока памяти 5 снимается информация опродолжительности работы привода, которая поступает на вход схемы сравнения 26,На другой вход схемы сравнения 26 поступает код с выхода счетчика импульсов 10,Код, поступающий из счетчика импульсов10, является кодом текущего времени. Он 45формируется счетчиком импульсов 10 в результате накопления 35 импульсов, которыепоступают через элемент И 35 от генератораимпульсов 55. Эти импульсы имеют частотуследования, пропорциональную единице 50времени например, с, мин ч и т.д.), В случае, когда реальное время работы исполнительного механизм болыше или равнозаданному ему времени, то схема сравнения 26 выдаст на своих выходах сигналы, 55Эти сигналы через элементы ИЛИ будут поступать на вход элемента И 37. При этомсовпадение значений Ь 1 и Р разрешает про хождение этих сигналовчерез элемент И 37на входы элементов И 18. Этот сигнал пройдет только через этот элемент И 18, который выберет дешифратор кода 46, Такой элемейт И 18 соответствует исполнительному механизму, номер которого в данный момент присутствует на адресном входе блока памяти 5 и входе дешифратора кода 46,Сигнал с выхода элемента И 18 поступает на соответствующий триггер 53 и устанавливает его в нулевое состояние, что в свою очередь снимет сигнал с соответствующего полюса 591 и 1-й исполнительный механизм, соединенный с этим полюсом, прекратит работу.Второй этап завершится в тот момент, когда на выходе многовходового элемента ИЛИ 41 исчезнет сигнал, Это случится тогда, когда все триггеры 531-53 п установятся в нулевое состояние, что свидетельствует о завершении работы всеми исполнительными механизмами по заданной программе. В результате на выходе элемента НЕ 45 появится сигнал, который поступит на нулевой вход тоиггера 52 и установит его в нулевое состоя н ив.Нулевое состояние триггера 53 снимет разрешение с элементов И 34, 35,36 и выдаст разрешение на элемент И 29, после чего устройство опять перейдет к выполнению первого этапа так, как было описано рэнее. Отличие будет только в том; что на адресный вход блока памяти 1 через группу элементов И 12 и ИЛИ 24 с выхода регистра 8 поступит номер вершины, в которую входят смежные ветви, Это обеспечивается тем, что триггер 49 находится в нулевом состоянии и нет разрешения на вход группы элементов И 13. Разрешение на вход группы элементов И 12 поступает с единичного выхода триггера 50.Описанные выше этапы будут циклически повторяться до тех пор, пока номер вершины, записанной в регистре 7 не совпадет с номером вершины, в которую входят смежные ветви,и который поступает с выхода регистра 8, Сравнение производится следующим образом, Номер конечной вершины мультиграфа с выхода регистра 7 поступает на схему сравнения 25, куда с выхода регистра 8 через группу элементов И 12 и ИЛИ 24 поступает номер вершины, в которую входят смежные ветви. В случае совпадения номеров, схема сравнения кодов 25 выдает сигнал на входе элемента И 28. На второй вход элемента И 28 в этот момент поступает метка с выхода регистра 8. В результате, на выходе элемента И 28 появится сигнал, который поступит на нулевой вход триггера 48 и установит его в нулевое состояние, Это свидетельствует об окончании решения задачи формиоованияпоследовательности команд, которые пред- группы, вторые входы которых соединены с ставляют сетевую структуру для управления выходами элементов И первой группы; втоисполнительными механизмами,рые входы которых соединены с первымВведение в устройство новой группы входом шестого элемента И, с прямым вхоэлементов И, коммутатора, двух элементов 5 дом третьего триггера, с йервым входом чет- ИЛИ, трех элементов И и схемы сравнения,вертого элемента И и с первыми входами включенных по соответствующей схеме, вы- элементов И четвертой группы, вторые вхогодно отличает его от ранее йзвестйых уст- дц которых соединены с выходами первого ройств тем, что позволяет по заданной блока памяти последовательности техпротехнологической программе нетольковыби-. 10 цесса, а выходы элементов И четвертой рать приводы, которые работают в каждый группы - с первыми входами элементов моментодновременно, формировать. коман- ИЛИ первой группы, вторые входы которых ды для их запуска, следйть за продолжй- соединенысвыходамиэлементов Итретьей тельностью работы приводов, но и группы, первые входыкоторых соединены сосуществлять контроль за величиной управ первыми входами элементов И первой групляющего сигнала исполнительного меха-. " пы, а вторые входы - с выходомпервого низма. элемента НЕ, вход которого соединен с и-мф о р м у л а и з о б р е т е н и явыходом третьего регистра, с первым вхоУстройство программного управления, дом первого элемента И, с входом установки содержащее первый и второй блоки памяти 20 в "0" четвертого триггера и с входом уста- последовательности техпроцесса, третий, новки в "1" пятого триггера, второй вход четвеотый и пятый блоки памяти парамвт- первого элемента И соединен с выходом ров техпроцесса,"с первого по четвертый первой схемы сравнения, вторая группа регистры, первый и второй счетчики импуль- входов которой соединена с выходами эле. сов,с первой по девятую группы элементов 25 ментов ЙЛИ третьей группы и с адресными И, первую,-вторую итретью группы элемен- входами первого блока памяти последоватов ИЛИ,первуюи вторую схемы наравне- тельности техпроцесса, вход разрешения ния, с первогопо девятый элементы И, считывания которого соединен с выходом первый и второй элементы ИЛИ, первый и шестого элемента И и с первым входом первторой элементы ЙЕ, дешифратор кода, 30 вого элемента ИЛИ, причем счетный вход кольцевой регистр - . с первого по пятый первогосчетчика импульсовсоединенс вы:триггеры, первую и вторую группы тригге- ходом восьмого элемента И, а выходы - с ров и блок синхронизации, причем инфор- первой группой выходов второйсхемысравмационные входь первого"и второгонения,втораягруппавходовкоторойсоеди.регистров соответственно являются первым 35 нена с первой группой выходов .пятого и вторым входами условий устройства, вы- блокапамяти параметров техпроцесса, инходы второго регистра соединены с первой формационный вход которого соединен с групйой входов первой схемы сравнения, с выходом третьего блока памяти, вход разрепервого по(п)-й(где и - число элементов в шения считывания которого соединен с вхоперечисленных группах устройства) выходы 40 дами разрешения считывания четвертого и третьего "регистра соединены с первыми входом разрешения записи пятого блоков входами элементов И первойгруппы, ин- памяти параметров техпроцесса, с первыми формационный входтретьего регистра сое- входами элементов И пятой группы и с пердинен с выходом второго блока памяти вым выходом кольцевого регистра, а вторые последовательности техпроцесса, адрес входы элементов Й пятой группы соединены ,ный вход которого соединен с выходом чет- с первыми входами элементов И шестой и вертого регисгра и с адресными входами седьмой груйп и с выходом дешифратора третьего и четвертого блоков памяти пара- кода, информационные входы которого соеметров техпроцесса, пинформационных динены с выходами элементов ИЛИ второй :входов четвертого регистра соединены с вы группы, первые входы которых соединены сходами элементов ИЛИ йервой группы, а выходами второго счетчика импульсов, счет- адресные входы пятого блока памяти пара- ный вход которого соединен с выходом метров техпроцесса соединены с выходами седьмого элемента,И, входы элементов ИЛИ элементов ИЛИ второй группы; причем ин- второй группы соединены с лвыходами формационные выходы первого регистра 55 третьего блока памяти параметров техпросоединены с первыми входами элементов И цесса выходы элементов И шестой группы второй группы, вторые входы которых сое- соединены с входами установки в "1" тригдинены с прямым выходом второго тригге- геров второй группы, прямые выходы котора, а выходы элементов И второй группы - с рых соединены с первыми входами первыми входами элементов ИЛИ третьей элементов И восьмой группы, вторые входы.которых соединены с первыми входами эле- триггера, входустановки в "1" которого соментов И девятой группы и.с прямыми вы- единен с входом установки в "1" второго ходами триггеров первой групйы, с входами триггера и является входом пуска устройствторого элемента ИЛИ, выход которого сое- ва, первыми ивторыми выходами кода опединен с входом второго злемейта НЕ, выход 5 раций которого являются соответственно которогосоединенс входбмустановки в "0 выходы элементов И восьмой и девятой пятого триггера, а входы установки в "1" групп, причем первый и второй выходы син-, триггеров первой группы соединены с выхо- хронизации соответственно соединены с дами элементов И пятой группы, входы ус- вторым входом третьего элемента- И с втотановки в "0" триггеров первой группы 10 рыми входами пятого, седьмого и второго соединены с выходами элементов И седь- элементов И, о т л и ч а ю щ е е с я тем, что, мой группы, а инверсные выходы триггеров с целью повышениянаде)кности за счет конвторой группы соединены с вторыми входа- троля выполнения" последовательности коми элементов И девятой группы, третьи вхо- манд, которые представляют сетевую ды которых соединены с третьими входами 15 структурууправлейия исполнительными меэлементов И восьмой группы,.с первымиханизмамиипбвышейиЪточностивыйолня-входамиседьмого, восьмого идевятогоэле-емого технологйческого процесса, в ментов И и прямым выходом пятого тригге- устройство программного управления ввера, прямой выход первого триггера дены коммутатор,десятая"груйпаэлементов соединен с первым входом второгоэлемен И, третий и четвертый элементы ИЛИ, десята И, выход которого соединен с прямым тый, одиннадцатый и двенадцатый элеменвходом третьего триггера, входы установки . ты И и третья схема сравнения, первый в "0" второго и третьего триггеров соедине- выход которой соединен с первым входом ны с выходом третьего элемента И, первый двенадцатого элемента И, выход которого вход которого соединен с первьгм выходом 25 соединен с первым входом четвертого элеблока синхронизации, второй выход которо- мента ИЛИ, второй вход и выход которого го соединен с первым входом пятого и вто- соединены"соответственно с п)-м инфоррыми входами седьмого ивторого мационным выходом четвертого блока паэлементов И, третий выход блока синхрони- мяти параметров-техпроцесса и с втбрыми зации соединен с вторыми входами четвер входами элементов И шестой группы, а втотого и девятого элементов И, выход рой выход третьей схемы сравнения соедипоследнего из которых соединен с входом нен с первым входом десятого элемента И, разрешения считывания пятого блока памя- второй вход и выход которого соединены ти параметров гехпроцесса, четвертый и пя- соответственно с выходом третьего элементый выходы блока синхронизации 35, та ИЛИ, первый и второй входы которого соединены соответственно с вторыми вхо- соединены соответственно с первым и втодами восьмого и шестого элементов И, вто- рым выходами второй схемы сравнения и с рые входы третьего и пятого элементов И вторыми входами элементов И седьмой соединены с прямым выходом четвертого группы, атретйй вход десятого элемента И триггера, вход установки в "1" которого со.- 40 соединен с первым.входомодиннадцатого единен с выходом четвертого элемента И, элемента И, вторым входом двенадцатого инверсный выход четвертого триггера сое- . элемента И и прямым выходом пятого тригдинен с третьим входом второго элемента Й, гера, выход одиннадцатого элемента И соечетвертый вход которого соединен с инвер-: динен с первыми входами Элементов И сным выходом пятого триггера, выход пято десятой группы, выходы которых соединены го элемента И соединен с информационным с входами установки в "О" триггеров второй входом кольцевого регистра, третий выход группы, а вторые входы элементов И десякоторогосоединен с вторым входом первоготой группы соединены соответственно с вы- элемента ИЛИ, выход которого соединен с ходами дешифратора кода, причем первая входом разрешения записи четвертого ре группа входов третьей схемы сравнения согистра, второй выход кольцевого регистра единена с второй группой выходов пятого соединен с входом разрешения записи блока памяти параметров техпроцесса, втотретьего регистра и входом разрешения рая группа входовтретьей схемы сравнейия считывания второго блока памяти последо- соединена с выходом коммутатора, входы вательности тех п роцесса, выход элемента И 55 которого я вл я ются входом изменяющихся соединен с входом установки в "0" первого условий управляющего сигнала устройства,