Устройство для умножения

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК9) (И) 03379 А С 06 Г 7/52, 11 3 ЫПЗМ ОПИСАНИЕ ИЗОБРЕТЕНИ МЫ 11 ,151;,10 ВТОРСКОМУ СВИ ЛЬСТВУ быть испольтельнои технике и ехнический ин охоров СССР979.ССР 982. ьство 52, 1 тво С /52,ТРОЙСТВО ДЛЯ УЪобретение отно НОЖГНИ ится к 1 вычис ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОЧНРЫТИЯМПРИ ГКНТ СССР(57) Из зовано в универсальных и специализированных арифметических узлах. Цельизобретения - сокращение временитестирования. Устройство содержитматрицу одноразрядных сумматоров 1,11.п, 2.1-2.п, 3.1 в .п, 4.1-4.п и матрицу 5 элементов И. Сокращение времени тестирования достигается за счеттого, что в течение одного рабочегоцикла на вход ячейки умножения, включающей в себя соответствующие элементы И матрицы и сумматоры матрицы, можно подавать несколько тестовых входных наборов. 7 ил.1603379 АВСПТестЕ Тест ИФиг.7Состав. гель В. Гречнев Редактор Т,Лчзоренко Техред Л.Сердюкова Корректор М,Максимишинец Заказ 3386 Тираж 567 Подписное РцИИН 1 Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, Раушская наб., д. 4/5Произв 1 дственно-издательский комбинат "Патент", г.ужгород, ул . Гагарина, 101Изобретенче относится к вычислительной технике и может быть использовано в универсальных и специализированных ариАметических узлах.Целью изобретения является сокращение времени тестирования,На фиг.1 приведена функциональнаясхема устройства для случая р2,где р - число разрядов второго операнда, на которое осуществляется умножение за один такт работы устройства; на Аиг.2 - Аункциональная схема одноразрядного сумматора первойи третьей строк матрицы; на Аиг.З,4 - Аункциональные схемы одноразрядных сумматоров второй и четвертойстрок матрицы четных и нечетных столбцов соответственно; на Аиг.5, 6временные диаграммы работы устройства для умножения в режимах вычисления и тестирования соответственно;на Аиг.7 - таблица входных тестов на"боров ячейки умножения,Устройство (Аиг.1) содержит матрицу одноразрядных сумматоров 1-4,матрицу 5 элементов И, входы 6,7 первого и второго операндов устройствасоответственно, тактовые входы 8, 9устройства, выход 10 результата устройства, вход 11 задания тестовогооперанда устройства, группу 12 выходов промежуточного переноса и суммыустройства, группу 13 установочныхвходов устройства.Одноразрядный сумматор 1 (3) первой (третьей) строки матрицы (Аиг.2)содержит группу 14 элементов НЕ,группу 15 элементов И, группу 16 элементов ИЛИ, инАормационные входы 17-19одноразрядного сумматора, выходы20, 21 суммы и переноса одноразрядного сумматора соответственно.Одноразрядный сумматор 2 (4) четных столбцов второй (четвертой) строки матрицы (Аиг.З) содержит группу 22элементов НЕ, группу 23 элементов И,группу 24 элементов ИЛИ, элемент 25задержки, инАормационные входы 26-28одноразрядного сумматора, тактовыйвход 29 одноразрядного сумматора,вход 30 начальных установок и вход 31/нулевой установки сигнала переносаодноразряднбго сумматора, выходы32 и 33 суммы и переноса одноразрядного сумматора соответственно,Одноразрядный сумматор 2 (4) нечетных столбцов второй (четвертой)строк матрицы (Аиг,4) содержит вход34 единичной установки сигнала пере-.лс мскс - максимальное время задержки сигнала в одноразрядном полном сумматоре при прохождениисигналов от входов довыходов (во всех одноразрядных полных сумматорах оно одинаково) .Этот отрицательный импульс сбрасывает одноразрядные сумматоры 4. 1 ф 5 4,п в нулевое состояние,в котором наих выходах суммы устанавливаетсясигнал "0".Процесс вычисления начинается сподачи на входы 6,1-6,п и-разрядного 50 двоичного множимого А (первого операнда) и двух младших разрядов В иВ п-разрядного множителя В (второго операнда) на входы 7.1 и 7.2. Через время Т на вход 8 подается сиг нал "0", по которому производитсясуммирование на одноразрядных сумматорах 2. 1-2.п. При этом где35 носа одноразрядного сумматора, выходы 35 и 36 суммы и переноса одноразрядного сумматора, группу 37 элементов НЕ,группу 38 элементов И группу.Э Ф39 элементов ИЛИ,элемент 40 задержки,информационные входы 41-43 и вход 44нулевой установки сигнала переносаодноразрядного сумматора соответственно, тактовый вход 45 и вход 46 начальных установок одноразрядного сумматора соответственно.Устройство работает следующим образом.Устройство Аункционирует в двухрежимах: в режиме вычислений, когдаи осуществлятся умножение, и в режиме тестирования каждого элемента Иматрицы 5 и каждого сумматора 1-4 20 матрицы.Работа устройства в режиме вычислений организована по конвейерному принципу, суть которого заключается в следующем.2 ф В исходном состоянии на входах8, 9, 13,1-13.4 установлен сигнал"0". Перед началом работы устройствадля умножения на входы 13,2; 13.4 по,", 30 дается отрицательный импульс длительностью. , при этомсЕр. ф1603379 л1)" макс где Ь 10 при переходе соответственно из "1" в "0"и наоборот; 20е мн)( - минимальное время задержки сигнала в одноразрядном полном сумматоре при прохождениисигналов от входов до 25выходов (во всех одноразрядных полных сумматорах оно одинаково).Ч еРез врмЯ 1 маси+ Р "макс вьгеисЛ;,ения в первых двух строках заканчиваются, на вход 8 подается сигналЗО 11 с 11ч1 , которыи осуществляет запоминание информации, установившейся на выходах одноразрядных сумматоров 2, 1л2.п, и запрещает отработку этими сум. сумматорами сигналов, появляющихся на их информационных входах.В течение времени осуществления вычислений на одноразрядных сумматорах11"1,п и 2.1-2,п, на одноразрядных " сумматорах 3.1-3,п и 4.1-4.п идет40 .подготовка к вычислению. На входы 7.3 и 7,4 подаются разряды В е и Веомножителя В . К моменту временилмакси+ Рбамако заканчивается подача Во и В 4, вычислениЯ пРоДолжаютсЯ на одноразрядных сумматорах 3.1-3,п. Через время смак и+ Рс макс+ 1( на вход 9 подается сигнал "О", вычисления осуществляются также на одноразрядных сумматорах 4.1-4.п. При этом на одноразрядных сумматорах 1.1"1.п и 2.1-2.п происходит считывание Для обеспечения правильной работыустройства для умножения, максимального быстродействия, а также дляобеспечения возможности считывания 41 промежуточной информации и коммутации разрядов множителя В , величийар должна определяться, исходя из сле-.дующей системы неравенств: лТ 3 макс - 1 (мйн т1 моссмос с мсмнРн Тсмос н+тллТ 1 не ненеме чен (Тсмм+м) 5"мокс И- максимальное время переходного процесса в логическом элементе И.Величина С( определяется неравен- ством 1-ОЬмакеНЕ Р "мин( б (Р О( 1 + с Ма КС НЕ.) 1величина временной за держки сигнала в элементе задержки; 1-Омакс Немаксимальное время пемен ксреходного процесса влогическом элементе НЕ х разрядов С 1 и 2 ведения С с выходов 10.1 и 10.2, аотакже подача разрядов Вч и Вь множителя В на входы 7.1 и 7,2.После подачи в момент временил"макси+ 2 ра е(акс на вход 9 сигнала "1", который осуществляет запомина- ние промежуточного результата на выходах одноразряднь)х сумматоров 4.1 4.п, а также запрет отработки одноразрядными сумматорами 4. 1-4.п поступающей информации, вычисление продолжается в сумматорах 1.1-1.п и 2. 1 2.п. В течение времени осуществления вычислений происходит считывание разрядов Сч, С,) произведения С с выхоо дов 10.3 и 10.4 устройства для умножения, а также подача разрядов Вт иаВа множителя В на входы 7.3 и 7.4.Процесс продолжается циклически. Когда все и разрядов множителя В поа даны, на входах 7.1-7,4 устанавливается сигнал "0", а процесс вычисления не прекращается до получения всехо 2 п разрядов произведения С с выходов 10.1-10,4. При необходимости ускорения получения результата можно закончить вычисление сразу же после ввода разрядов В , и Во множителя В и суммирования их частичных произведений, Тогда на выходах 12.1 и 12,2 подноразрядных сумматоров 4. 1-4.п получается двухрядный код старших разрядов произведения С , коо торый после суммирования на сумматоре с ускоренным переносом дает значение старших разрядов произведеония С макс Имин нЕ мин 11)где мин 11- минимальное время переходного процесса в логическом элементе И;Тз мекс - максимальное время, не 5обходимое для считывания результата с выходов 10,1-10.4 устройства для умножения;Т кмакс 10Т ии - максимальное и минимальк мииное время коммутацииразрядов множителя Ина входах 7.1-7.4 с учетом времени прохождениясигналов через логические элементы И;макс .- величина, равная боль.шему из элементов,записанных в квадратных 20скобках,Работа устройства для умноженияв режиме тестирования (фиг.6) отлича-ется от работы в режиме вычислениятем, что в исходном состоянии на уста новочный вход 13.6 одновременно с импульсом сброса подается положительныйимпульс длительностью Ь .с с,с р30Этот импульс устанавливает навсех выходах переноса одноразрядных сумматоров 4.г (г = 1, 3, 5,) сигнал " 1". Затем осуществляется подача тестовых значений первого операнда А (множимого) и второго операнда В (множителя) аналогично тому,какэто осуществлялось в режиме вычислений. Кроме того, синхронно с разряда" ми первого операнда В осуществляет ся подача разрядов тестового операн.да С на дополнительные входы 11.1- 11,4 матрицы одноразрядных сумматоров.45 Так как устройство для умножениявыполнено в виде замкнутого конвейера, его тестирование осуществляетсяза счет начальной установки и подачиотаких значений входных операндов АВ о и С , что на каждый одноразрядныйсумматор и элемент И в процессе вы,числения поступают все тестовые наборы, При этом результат вычисленияо 5 представляет собой не только А х х Вф + С , но и сигнатуру всех тестовых откликов. Гсли сигнатура не совпадает с эталонным значением, значит устройство для умножения содержит неисправность. Тестирование осуществляется за И тактов работы конвейера, гдеИ = 23 р + 4 р + 3(р) = 30 р - 3.При этом одному такту работы конвейера соответствует время переходного процесса в одном ряду ячеек матрицы умножения.Для удобства описания принято,что матрицы элементов И и матрицы одноразрядных сумматоров образуют матрицу умножения и, соответственно, элемент И и одноразрядный сумматор образуют ячейку умноженияЯчейка умножения является четырехвходовой и ей соответствуют входные наборы АВСР, где А - двоичный разряд множимого, В - двоичный разряд множителя, С - двоичный разряд частичного произведения, поступающего либо с предыдущего ряда, либо для и-ячеек ряда с дополнительных входов матрицы, Р - двоичный разряд переноса, поступающий с предыдущего ряда.Для обнаружения однократных константных неисправностей ячейки умножения необходимо иметь четыре тестовых входных набора для тестирования двухвходового элемента И матрицы эле- . ментов И (тест И) и восемь тестовых входных наборов для .тестирования трехвходового одноразрядного полно" го сумматора (тест б), т.е. необходимо 4 + 8 = 12 тестовых входных наборов. Кроме того, при тестировании одноразряного сумматора одновременно наполовину проверяется также элемент И, входящий условно в ту же ячейку умножения. Таким образом необходимо всего 10 тестовых наборов,для тестирования ячейки умножения при принятой модели одиночной константной неисправности. Эти тестовые входные наборы (в формате АВСР) представлены на фиг,7Особенностью тестирования устройства для умножения, представляющего собой замкнутую конвейерную матрицу, по сравнению с обычной матрицей для умножения, является то, что поскольку каждая ячейка умножения за один рабочий цикл (одно вычисление) ра1603379раэ, то в течение одпботает 1р ного рабочего цикла на вход ячейкиумножения можно подать 1 тестовыхвходных наборов, где 11,На фиг.8 приведено распределениетестовых входных наборов в форматеАВСП для развернутой во времени зам кнутой конвейерной матрицы (р = 1),которая для удобства восприятия представлена в ортогональном виде,Тестовые значения операндов Ао,Во, С при условии, что младшие разразряды находятся слева, равны:1 1 1 1 , 11 на 1-23 тактах;от 0 0 0 0 ,. 00 с (24+К) такта; от 11000 00110001011100111110100023 рт 000.000 1000111110000101101101023 Формула изобретения Устройство для умножения, содержащее матрицу элементов И и матрицу одноразрядных сумматоров, причем первые входы элементов И -го столбца матрицы подключены к д-му разряду входа первого операнда устройства (1п,где и - разрядность первого операнда), вторые входы элементов И 3-й строки матрицы подключены к .1-му разряду входа второго операнда устройства (132 р, где 2 р - число строк матрицы, р - производное целое число, равное количеству разрядов второго. операнда, на которое осуществляется умножение за один такт работы устройства), выход каждого 3-го элемента И 3-й строки матрицы соединен с первым информационным входом -го одноразрядного сумматора 3-й строки матрицы, выход переноса каждого -го одноразрядного сумматора К-й строки матрицы соединен с вторым информационным входом х-го одноразрядного сумматора В+1) -й строки матрицы (1 6 1 с2 р), выход суммы каждого 1-го одноразрядного сумматора к-й строки матрицы соединен с третьим информационным входом (1 10 15 20 25 ,30 35 40 45 50 55- 1)-го одноразрядного сумматора Ф ++1)-й строки матрицы (2 4 1п),выход переноса -го одноразрядного сумматора 2 р-й строки матрицы соединенс вторым информационным входом д-гоодноразрядного сумматора первой строки матрицы, выход суммы каждого 1:-гоодноразрядного сумматора 2 р-й строки матрицы соединен с третьим информационным входом (1-1)-го одноразрядного сумматора первой строки матрицы, выходы суммы одноразрядныхсумматоров первого столбца матрицыподключены к соответствующим разрядамрезультата устройства, третьи информационные входы одноразрядных сумматоров последнего столбца матрицы подключены к соответствующим разрядамвхода задания тестового операндаустройства, выходы переноса и суммыодноразрядных сумматоров 2 р-й строки матрицы образуют соответственногруппу выходов промежуточного переноса и суммы устройства, тактовыевходы одноразрядных сумматоров р-йи 2 р-й строк матрицы подключены соответственно к первому и второмутактовым входам устройства, входы начальных установок одноразрядных,сумматоров р-й и 2 р-й строк матрицы соединены соответственно с первым ивторым установочными входами группыустройства, одноразрядные сумматоры р-й и 2 р-й строк матрицы содержатэлемент задержки, группу элементовНЕ, группу элементов И и группуэлементов ИЛИ, причем выходы первого, второго, третьего, четвертого Ипятого элементов И группы соединеныс соответствующими входами первогоэлемента ИЛИ группы, выход которогоявляется выходом суммы одноразрядного сумматора, первый, второй и третий информационные входы одноразрядного сумматора подключены к входампервого, второго и третьего элемен-тов НЕ группы соответственно, тактовый вход одноразрядного сумматора через элемент задержки соединен с входом четвертого элемента НЕ группы,выходы шестого, седьмого, восьмогои девятого элементов И группы соединены с соответствующими входами второго элемента ИЛИ группы, выход которого является выходом переноса одноразрядного сумматора, первый, второй и третий входы первого элемента И группы соединены соответственно с6 ОЗЗ элементов И группы подключены к третьему информационному входу одноразрядного сумматора, третий входшестого элемента И и второй вход вось,мого элемента И группы подключены квторому информационному входу одноразрядного сумматора, третьи входыседьмого и восьмого элементов И группы подключены к первому информационному входу одноразрядного сумматора, выход второго элемента ИЛИ группы соединен с первым входом девятогоэлемента И группы, второй и третийвходы которого подключены соответственно к тактовому входу и входу начальных установок одноразрядного сумматора, о т л и ч а ю щ е е с я тем,что, с целью сокращения времени тестирования, входы нулевой и единичнойустановки сигнала переноса нечетныходноразрядных сумматоров р-й и 2 р-йстрок матрицы соединены соответственно с третьим, четвертым, пятыми шестым установочными входами группыустройства, в нечетных одноразрядных сумматорах р-й и 2 р-й строк матрицы четвертый вход девятого элемента И группы и пятый вход второго элемента ИЛИ группы подключенысоответственно к входам нулевой иединичной установки сигнала перено са одноразрядного сумматора,1 В 17.2 первым, вторым и третьим информационными входами одноразрядного сумматора, четвертый вход первого элемента И группы соединен с выходом четвертого элемента НЕ группы, первые вхо 5 ды второго, третьего и четвертого элементов И группы подключены соответственно к третьему, второму и первому информационным входам одноразрядного сумматора, выход первого элемента ИЛИ группы соединен с первым входом пятого элемента И группы, второй и третий входы. которого подключены соответственно к тактовому входу и входу начальных установок одноразрядного сумматора, выход четвертого элемента НЕ группы соединен с вторыми входами второго, третьего и четвертого элементов И группы и первыми вхо дами шестого, седьмого и восьмого элементов И группы, выход первого элемента НЕ группы соединен с третьими входами второго и третьего элементов И группы, выход второго эле- . 25 мента НЕ группы соединен с четвертым входом второго элемента И и третьим входом четвертого элемента И группы, выход третьего элемента НЕ группы соединен с четвертыми входами тре- З 0 тьего и четвертого элементов И группы, вторые входы шестого и седьмого