Устройство для умножения

,(51)5 С 06 Р 7/5 ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИПРИ ГКНТ СССР ггцл;ч,) М 1 ИВЫ":34 БИБЛС: ; .,г, ОПИСАНИЕ ИЗОБРЕТЕНИЯ АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) Авторское свидетельство СССР У 1116427, кл. С 06 Р 7/52, 1982.Авторское свидетельство СССР У 1053104, кл. С 06 Р 7/52, 1982. (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ (57) Изобретение относится к вычислительной технике и может быть применено в быстродействующих устройствах для выполнения операций умноже ния двоичных или десятичных чисел. Особенно эФФективно его использова 2ние при применении БИС и СБИС. Целью изобретения является сокращение аппаратурных затрат. Устройство содержит регистр 1 множимого со схемой удвоения, регистры множителя 2, результата 3, матрицу узлов 4 тетрадного умножения, узлы 5 тетрадного суммирования, преобразователи 6 двоичного кода в десятичный, буФерные регистры 8, коммутаторы 7 и блок 9 суммирования. С помощью изменения связей межцу узлами и блоками устройства обеспечивается положительный эФФект, заключающийся в сокращении аппаратурных затрат, требуемых на реализацию устройства. 1 ил,Изобретение относится к вычислительной технике и может быть использовано при разработке быстродействующих устройств для умножения чисел, представленных в двоичной и десятичной системах счисления.Цель изобретения - сокращение аппаратурных затрат.На чертеже приведена Функциональная схема устройства для спучая п=4.Устройство содержит (п+1)-разрядный регистр 1 множимого со схемой удвоения, и-разрядный регистр 2 множителя, 2 п-разрядный регистр 3 результата, матрицу из п(п+1) узлов 4 тетрадного умножения, 2 пузлов 5 тетрадного суммирования, 2 ппреобразователей 6 двоичного кода в десятичный, 2 пкоммутаторов 7, 2 п бу Ферных регистров 8, блок 9 суммирования, вход 10 выбора режима работы устройства, вход 11 синхронизации устройства.Рассмотрим Функциональное назна чение и реализацию основных узлов и блоков устройства.Регистр 1 множимого - (и+1)-разрядный. Дополнительный (и+1) -й разряд введен с целью устранения искажения инФормации в регистре 1 множимого после выполнения в нем многократного удвоения (в процессе умножениясодержимое регистра 1 множимого триж-ды удваивается, т.е, в результате оно35умножается на восемь).Регистр 2 множителя предназначендля хранения и сдвига на один двоичный разряд множителя. Сдвиг в направлении к младшим разрядам может осуществляться либо во всех двоичных раз.рядах, либо только в двоичных разрядах тетрад,Регистр 3 результата предназначендля хранения промежуточных результатов и конечного результата вычисления.В узлах 4 тетрадного умноженияматрицы Аормируются произведения содержимого соответствующей тетрады регистра 1 множимого на значение младшего разряда соответствующей тетрады регистра 2 множителя.Узлы 5 тетрадного суммирования являются узлами комбинационного типа,В каждом такте работы устройства в55этих узлах осуществляется суммирование тетрадных произведений, сФормированных в данном такте на выходахсоответствующих узлов 4 тетрадного умножения. Они могут быть реализованы самыми различными методами (например, на базе одноразрядных сумматоров и полусумматоров). Максимальную сумму в Ь-й тетраде (предполагается. что младшая тетрада имеет первый порядковый номер, а старшая 2 п-й) для десятичной системы счисления можно вычислить по Аормулам:Я= Ь х 9 для 1 ( Ь ( и;8 ю = (2 п-Ь)х 9 + 7 для пЬ й 2 п.Аналогичные Аормулы могут быть получены и для двоичной системы счисления.Преобразователи 6 двоичного кодав десятичный предназначены для преобразования двоичного кода суммы, полученной на выходе соответствующегоузла 5 тетрадного суммирования, вдесятичный код 8421,Коммутаторы 7 в режиме двоичногоумножения осуществляют подключениек инФормационным входам соответствующих буАерных регистров 8 выходовузлов 5 тетрадного суммирования, а врежиме десятичного умножения - выходов преобразователя 6 двоичного кода в десятичный,БуФерные регистры 8 служат дляхранения тетрадных сумм, получаемыхв каждом такте на выходах коммутаторов 7,Блок 9 суммирования предназначендля суммирования тетрадных сумм вдвоичной или десятичной системе счис -,ления (в зависимости от значениясигнала на входе 10 выбора режимаработы устройства),Рассмотрим работу устройства приумножении десятичных и двоичных чисел.В режиме умножения чисел, представленных в десятичной системе счисления, по сигналу на входе 10 устройства регистр 1 множимого, коммутаторы 7 и блок 9 суммирования настраиваются на работу в десятичнойсистеме счисления. При этом в регистре 1 множимого включены цепи удвоения его содержимого, выходы преобразователей 6 двоичного кода в десятичный через коммутаторы 7 подключены к соответствующим буФерным регистрам 8, Далее одновременно илипоследовательно во времени в регист 5 16 ры 1 и 2 загружаются и-разрядные десятичные сомножители без знаков, буферные регистры 8 и регистр 3 обнуляются (цепи обнуления не показаны).В первом такте работы устройства в узлах Ч ма грицы Аормируются тетрадные произведения, которые в дальнейшем суммируются с учетом занимаемых ими весовых позиций в соответствующих узлах 5 тетрадного суммирования по правилам двоичной ариАметики,Затем суммы, полученные на выходах узлов 5 тетрадного суммирования, преобразуются из двоичного кода в десятичный в преобразователях 6 двоичного кода в десятичный.Первый такт работы устройства заканчивается с приходом синхроимпульса на вход 11 устройства, по которому производится одновременно запись результата с выходов коммутаторов 7 в буАерные регистры 8, удво ение содержимого регистра 1 множимого и сдвиг информации на один двоичный разряд в направлении младших разрядов в регистре 2 множителя.Во втором такте работы устройства в узлах 4 матрицы Аормируются тетрадные произведения, которые в дальнейшем суммируются с учетом занимаемых ими весовых позиций в соответствующих узла 5 тетрадного суммирования по правилам двоичной арифметики. Затем суммы, полученные на выходах узлов 5 тетрадного суммирования, преобразуются из двоичного кода в десятичный впреобразователях 6 двоичного кода в десятичный.Одновременно с этим происходит суммирование значений тетрадных сумм, полученных на первом такте работы, с содержимым регистра 3 результата (на втором такте оно равно нулю) в блоке 9 суммирования. Второй такт работы устройства заканчивается с приходом второго синхроимпульса на вход 11 устройства, по которому производится одновременно запись результата с выходов коммута-; торов 7 в буАерные регистры 8, запись результата с выхода блока 9 суммирования в регистр 3 результата, удвоение содержимого регистра 1 множимо - го и сдвиг инАормации на один двоичпый разряд в направлении младших разрядов в регистре 2 множителя. 03380В третьем и четвертом тактах устройство работает аналогично второмутакту,5В пятом такте работы устройствапроисходит суммирование значений тетрадных сумм, полученных на четвертом такте работы устройства, со значением регистра 3 результата в блок .9 суммирования.После окончания пятого такта работы устройства в регистре 3 результа -та будет сформирован окончательныйрезультат,Итак, Независимо от разрядностиперемножаемых чисел окончательный результат Аормируется за пять тактов,При умножении двоичных чисел основные отличия в работе устройства20 состоят в том, что в регистре 1 множимого удвоение его содержимого фактически сводится к простому сдвигув нем инАормации на один двоичныйразряд влево, блок 9 суммирования25 настраивается на суммирование двоичных чисел, сАормированные на выходахузлов 5 тетрадного суммирования суммы, минуя преобразователи 6 двоичного кода в десятичный, передаютсячерез коммутаторына соответствующие буАерные регистры 8.Формула изобретенияУстройство для умножения, содержащее п-разрядный регистр множителя (п - разрядность десятичных сомножителей), (п+1)-разрядный регистр множимого со схемой удвоения, 2 п-ргзрядный регистр результата, матрицу из п(п+1) узлов тетрадного умножителя, 2 пузлов тетрадного суммирования, 2 ппреобразователей двоичного кода в десятичный, 2 пкоммутаторов, 2 п буАерных регистров и блок суммирования, причем первые входы узлов тетрадного умножения каждого столбца матрицы объединены и соединены с выходами соответствующих тетрад (и+1)-разрядного регистра множимого, вторые входы узлов тетрадного умножения каждой строки матрицы объединены и соединены с выходами младших разрядов соответствующих тетрад и-разрядного регистра множителя, входы Е-го узла тетрадного суммирования (1 с = 1. 2 п) соединены с выходами соответствующих (, 1) -х узлов тетрадного умножения матрицы (1.7 1603380 Составитель Е.МурзинаТехред Л.Сердюкова, Корректор В.Гирияк1 Редактор Т.Лазоренко Тираж 563 Заказ 3386 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., д. 4/5Производственно-издательский комбинат "Патент", г,ужгород, ул. Гагарина, 101 61п 3 ф 1. п+1 1 + у = 1 с + 2), кроме (1,1)-го и (п,п+1)-го узлов тетрадного умножения матрицы, выход К-го узла тетрадного суммирования сеединен соответственно с вхо 5 дом 1-го преобразователя двоичного кода в десятичный и первым информационным входом Е-го коммутатора,второй информационный вход которого соединен соответственно .с выходом 1-го преобразователя двоичного кода в десятичный, выходы разрядов блока суммирования соединены с соответствующими информационными разрядными входами 2 п-разрядного регистра результата, выходы разрядов котордго соединены соответственно с информационными входами первой группы блока суммирования, вход выбора режима раба О ты которого сЬединен с управляющими входами 2 пкоммутаторов, входомсдвига (п+1) -разрядного регистра множимого и входом выбора режима работы устройства, вход синхронизациикоторого соединен с входами разрешения записи (п+1)-разрядного регистра множимого, п-разрядного регистрамножителя, 2 п-разрядного регистра результата и 2 п буферных регистров,отличающееся тем, что,с целью сокращения аппаратурных затрат, выходы (1, 1)-го и (п,п+1)-гоузлов тетрадного умножения матрицы соединены соответственно с информационными входами первого и 2 п-гобуферных регистров, выход М-го коммутатора соединен соответственно с,информационными входом ш-го буферного регистра (щ = 22 п), выходы 2 п буферных регистров соединеныс соответствующими информационнымивходами второй группы блока суммирования.,