Устройство для моделирования деятельности человека оператора

ВТОРСНОМУ СВИ ЛЬСТВУ 2дом алгоритме; регистры памяти, пред назначенные для их временного хранения, а также значения вероятностей правильного выполнения операции, обнаружения ошибки и допустимого време ни выполнения алгоритма; генератор импульсов случайной длительности, дифференцирующий элементи преобразо тель временной интервал-код - для формирования временненого интервала выполнения каждой операции; генерато ры равномерно распределенных случайнь 1 х чисел и схемы сравнения - для моделирования гоявления событий, соответствующих правильному либо неправильному выполнению операции, об аружению или необнаружению ошибк своевременному либо несвоевременн выполнению алгоритма; сумматор; б счетчиков; дешифраторы; таймер и счетчик. Устройство может быть использовано для анализа и синтеза ком плексов средств отображения информации эргатических систем. 1 з.п, ф-ль 3 ил У 7.М, Герасимов,Колесник ва и,омулокНа фиг.ная схема уния деятельна фиг,2 -ажена ункциональИзобретам имитац ист ет нантиинтеза эр ка памяти; построенияУстройс элементов И второй бло ю и фун Цел рение устро т ия ний р ния кж дешифраторегистр 6 ошиб ритм ал ОСУДАРСТВЕНКЫЙ КОМИТЕТО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМРИ ГКНТ СССР,(21) 4327762/24-24(57) Изобретение оствам имитационногЦелью изобретенияние функциональныхсчет имитации динаоператора по обелвок с учетом отрабгоритмов деятельнозаявок. Устройствомяти, в котором соные и вероятностньпоследовательносте идетельство СССР6 Р 15/20, 1984.тельство СССР6 Р 15/20, 1987. ДЛЯ МОДЕЛИРОВАНИЯЕКА-ОПЕРАТОРАтносится к устройо моделирования,является раеширевозможностей замики деятельности уживанию потока заяотки конкретных алсти по каждому типсодержит блок падержатся времене характеристикий операций в кажние относится к устройстонного моделирования и мо рименение для анализа и атических систем, обретения является расшициональных возможностей за счет моделирования обнаиболее срочных сообщее обнаружения и исправле. - допущенных при выполнени деятельности. ройства для моделированости человека-оператора;функциональная схема блона фиг,3 - схема варианта ю 6 ф"блока счетчиков,вво содержит первый блок 1третий регистр 2 памяти,3 элементов И, второй4, блок 5 памяти, первыйамяти, генератор 7 импуль1545226 Составитель В, Фукаловктор В, Петраш Техред А,Кравчук орректор О. Ципле ГКНТ СССР рытия 4/5о и Производственно-издательский комбинат "Патент жгород, ул. ГагаринаЗаказ 492 Тираж 566 НИИПИ Государственного комитет 113035, Иосква, Подписибретениям иаушская наб.сов случайной длительности, дифференцирующий элемент 8, преобразователь 9 напряжение-,код, сумматор. 10, первую 11 и вторую 12 схемы сравнения, второй, элемент И 13, первый элемент И 14, пятый триггер 15, четвертый элемент И 16, блок 17 счетчиков, третий элемент 18 задержки, первый элемент ИЛИ 19, второй элемент .ИЛИ 20, первый .21 и второй 22 генераторы равномерно распределенных случайных чисел, восьмой элемент 23 задержки, третий элемент ИЛИ 24, седьмой элемент 25 задержки, четвертый 26 и седьмой 27 элементы ИЛИ, пятый элемент 28 задержки, шестой элемент ЮЫ 29, четвертый триггер Зб, первый дешифратор 31, восьмой элемент ИЛИ 32. пятый элемент И 33, третий триггер 34, формирователь 35 импульсов, пгт вый элемент 36 задержки, вторую схему 37 сравнения, четвертый элемент 38 задержки, второй регистр 39 памяти, шестой элемент 40 задержки, восьмой 41 и пятый 42 элементы ИЛИ, таймер 43, первый триггер 44, счетчик 45 циклов моделирования, второй триггер 46, третий элемент И 47, второй элемент 48 задержки.Блок 5 памяти содержит второй элемент 49 задержки, счетчик 50 импульсов, группу триггеров 51, группу элементов И 52, группу оперативных запоминающих устройств ОЗУ 53, группу элементов ИЛИ 54, второй элемент ИЛИ 55, первый элемент 56 задержки, первый элемент ИЛИ 57, второй 58 и первый 59 блоки элементов И.Блок 17 счетчиков содержит блоки 60 элементов И, триггеры 61 и группы счетчиков, в каждую из которых входят счетчик 62 числа несвоевременно выполненных алгоритмов, счетчик 63 количества допущенных ошибок при выполнении ь-го алгоритма, счетчик 64 ко" личества обнаруженных оператором оши" бок, счетчик 65 числа ошибочно выполненных алгоритмов, счетчик бб числа прерываний и счетчик 67 числа принятых к обслуживанию заявок.Блок 5 памяти устройства предназначен для хранения и выдачи на регистры 6 и 39 памяти временных и вероятностных параметров моделируемой операции. На регистр б памяти выдается математическое ожидание М и дисперсия б времени выполнения опар ции,.вероятность правильного выпол 5 10 15 20 25 30 35 40 45 50 55 кения операции Р и вероятность,об"наружения допущенйой ошибки Р , аобфна второй регистр 39 памяти блок 5памяти выдает по окончании выполне"ния х-го алгоритма допустимое времявыполнения этого алгоритма,хранящееся в последнем слоне каждогооперативного запоминающего устройства 53. Последнее слово отличаетсяот предыдущих единицей в старшемразряде, которая сигнализирует обокончании выполнения алгоритма. Таймер 43 используется для установкитребуемого временного интервала дляодного цикла моделирования, Счетчик45 циклов моделирования предназначендля задания количества прогонов модели, необходимых для получения статистически достоверных результатовмоделирования, Дешифратор 31 применяется для выделения из общего потока приоритетных заявок, требующихсрочного вмешательства оператора впроцесс управления. Триггер 34 предназначен для обеспечения прерыванияобсл"живания неприоритетной заявкиги поступлении приоритетной и дляпрерывания обслуживаемой приоритетной заявки, Информационный вход устройства представляет собой группувходов, по которым в устройство поступает последовательность кодов типов заявок (кодов ситуаций, инициирующих включение в блоке 5 памяти соответствующих этим кодам алгоритмовВыходом устройства является инверсный выход трип ера 46, предназначенный для выдачи сигнала о том, чтопроцесс моделирования закончен.Устройство работает следующим. образом.В исходном состоянии все регистры, триггеры, сумматор 1 О и все счетчики обнулены, в ОЗУ 53 блока 5 памяти записаны последовательности временных и вероятных параметров операций, составляющих алгоритмы деятельности оператора, на таймере 43 установлен требуемый временной интервалдля одного прогона модели, на счетчике 45 модели записано число прогонов в обратном коде,Сигнал ".Пуск", пройдя через элемент ИЛИ 42, запускает таймер 43и поступает на вход триггера 44, переводя его в единичное состояние иоткрывая тем самым блок 1 элементов И для прохождения последователь 515 ности кодов типов заявок кодов ситуаций) на регистр 2, и через открытый блок 3 элементов И на дешифратор 4, с выхода которого позиционный код ситуации поступает на адресный вход блока 5 памяти, устанавливая, таким образом, соответствующий триггер 51 в единичное состояние. Кроме того, с выхода дешифратора 4 сигнал, пройдя через элемент ИЛИ 29, устанавливает триггер 30 в единичное состояние, закрывая этим блоком 3 элементов И для прохождения кодов ситуаций на дешифратор 4, а также через элемент 28 задержки и элемент ИЛИ 26 поступает на вход считывания блока 5 памяти, разрешая, таким обраом, прохождение сигнала "Считывание" с триггера 51, находящегося в единичном состоянии, через соответствующий элемент И 52 на вход одного из ОЗУ 53.Так как в первом слове старший разряд обязательно равен нулю, то с Инверсного выхода элемента ИЛИ 55 единичный сигнал разрешает выдачу слова через элементы ИЛИ 54 и блок 58 элементов И на первую группу выходов блока 5 памяти. Сигнал, будучи задержанным на время считывания информации из ОЗУ 53 элементом 49 задержки, поступает также на счетный вход счетчика 50, который на выходе формирует адрес для считывания следующего слова, С выходов блока 5 памяти в регистр 6 памяти переписываются значения И,5 Р , и Рдля моделирования выполненйя первой операции заданного алгоритмаСигнал с выхода элемента ИЛИ 26, задержавшись на время гарантированной переписи инФормации в регисир 6 памяти элементом 25 задержки, через элемент ИЛИ 24 поступает на вход первого регистра 6 памяти, разрешая считывание М и 1 э через первую группу выходов, Р через вторую группу выходов и Рчерез третью группу выходов регистра 6 памяти соответственно в генератор 7 импульса случайной длительности, схемы сравнения 11 и 12. Генератор 7 импульса случайной длительности начинает формирование импульса случайной длительности, который поступает на вход дифференцирующего элемента 8 11 а генераторы 21 и 22 поступает сигнал, разрешаощий считывание случайных чисел в схемы сравнения45226 6 5101525 3035 40 45 50 55 Сигнал НачалоР с выхода элемента 8 поступает на первый вход преобразователя 9, а сигнал "Конец" - на второй его вход, формируя код продолжительности временного интервала выполнения моделируемой операции, Одноременно сигнал Конец дает команду на сравнение в схемах сравнения, В них сравниваются равномерно распределенные числа Хи Х, вырабатываемые соответственно генераторами 21 и 22, со значениями Ррз и РОБ.В случае, когда Х (Рр, считается, что операция выполнена правильно и единичный сигнал с выхода первой схемы 11 сравнения через элемент ИЛИ 20 поступает через элемент ИЛИ 41 на обнуляющий вход регистра 6 памяти, атакже через элемент 40 задержки и элемент ИЛИ 26 обеспечивает выдачу на регистр 6 памяти следующего слова, содержащего временные и вероятностные параметры очередной операции алгоритма. Кроме того, сигнал с выхода первой схемы 11 сравнения поступает через элемент ИЛИ 19 на вход сумматора 10, разрешая суммирование показаний преобразователя 9 с имеющимся числом на сумматоре.В случае, когда ХРрв, считается, что операция выпол:ена с ошибкой, Тогда возможны два исхода: ошибка обнаружена и исправлена или ошибка не обнаружена. Поэтому, кроме выдачи единичного сигнала с второго выхода схемы 11 сравнения через элемент ИЛИ 19 на вход сумматора 10 для суммирования временных затрат на выполнение операции, этот же сигнал поступает на входы элементов И 13 и 14, на один из других входов которых поступает сигнал или с первого выхода схемы 12 сравнения (в случае необнаружения оператором ошибки - Х )Р ) или с второго ее выхода (в случае обнаружения ошибки - Х(Р ). В первом случае сигнал с выхода элемента И 13 поступает не вход установки в единичное состояние триггера 15, сигнализируя, что при выполнении алгоритма допущена ошибка и она не обнаружена оператором (индикатор необнаруженной ошибки), Кроме того, этот же сигнал через элементы ИЛИ 20 и 41 обнуляет регистр 6 памяти и подготавливает устройство к моделированию очередной операции алгоритма, В другом случае сигнал с выхода элемента И 14, сви 1545226детельствуя о факте обнаружения ошибкиоператором, поступает через элементИЛИ 24 на вход регистра 6 памяти,обеспечивая повторное моделирование5операции, что имитирует исправлениеоператором ошибки.После выполнения последней опера-,ции алгоритма при очередном .обращении к блоку 5 памяти происходит считывание сигнала окончания алгоритма -единицы в старшем разряде одного изрегистров накопителя ОЗУ 53, которая,пройдя через элемент ИЛИ 55, закрывает блок 58 элементов И и разрешаетвыдачу кода допустимого времени моделирования через блок 59 элементов Ина вторую группу выходов блока 5 памяти, откуда он записывается в ре"гистр 39 памяти, с которого поступает на первую группу входов схемы 37сравнения, на вторую группу входовкоторой поступает .код суммарного времени выполнения алгоритма от сумматора 10. Кроме того, единичньй сигнал 25с выхода элементов ИЛИ 55 проходитна выход блока 5 памяти и, задержавшись элементом 56 задержки на времясчитыванияинформации из ОЗУ, обнуляет счетчик 50 и установленный ранее 30в единичное состояние триггер 51,пройдя через элемент ИЛИ 57,С выхода блока 5 памяти единичныйсигнал поступает на разрешающий входэлемента И 16, через который информация с триггера 15 проходит на входблока 17 счетчиков, затем, задержавшись элементом 18 на время передачисостояния триггера на входблока 17,обнуляет триггер 15. Также этот сигнал, будучи задержанным элементом 36задержки на время, достаточное для .поступления кода допустимого временина группу входов схемы 37 сравнения,подает команду на сравнение, после 45чего, задержавшись элементом 38 задержки, обеспечивающим срабатываниесхемы 37 сравнения, сигнал поступаетна входы сумматора 10 и регистра 39памяти, устанавливая их в исходноесостояние, Единичный сигнал с второговыхода блока 5 памяти поступает, кроме того, через элемент ИЛИ 27 на обнуляющий вход триггера 30, разрешаяэтим дешифрацию очередного кода ситуации с целью выбора соответствующего данной ситуации алгоритма длямоделирования, после чего единичнььсигналом элемента ИЛИ 29 триггер вновь устанавливается в единичноесостояние до окончания моделированияалгоритма,Однако если во время моделированияалгоритма на регистр. 2 поступаеткод, соответствующий приоритетнойгрупе ситуаций, он дешифрируется дешифратором 31 и, пройдя через элемент ИЛИ 32 и открытый единичнымсигналом с инверсного выхода триггера 34 элемент И 33, устанавливаеттриггер 34 в единичное состояние. Напрямом выходе триггера 34 появляетсясигнал прерывания, который через элемент ИЛИ 41, будучи преобразованнымформирователем 35 в короткий импульс,устанавливает в нуль регистр 6 памя"ти, поступая на вход блока 5 памяти,обеспечивает обнуление триггеров 51и счетчика 50 через элемент ИЛИ 57,а также через элемент ИЛИ 27 обнуляеттриггер 30, разрешая этим дешифрациюпоступившего кода ситуации. Причемв этом случае любая последующая ситуация не вызывает прерывания доокончания моделирования алгоритма,так как триггер 34 остается в единичном состоянии до момента приходана его обнуляющий вход единичногосигнала с второго выхода блока 5 памя ти.По истечении времени одного цикламоделирования таймер 43 выдает сигнал, обнуляющий триггер 44, Зтот сигнал поступает также на счетный вход.счетчика 45 и, задержавшись элементом 48 задержки на время, достаточ-ное для срабатывания счетчика 45 итриггера 46, поступает на элементИ 47, через который проходит благодаря наличию единичного сигнала на прямом выходе триггера 46,установленного в это состояние сигналом "Пуск.Сигнал с выхода элемента И 47 черезэлемент ИЛИ 42 поступает на вход установки в единичное состояние триггера 44 и на таймер 43, обеспечиваязапуск очередного цикла, После осуществления количества циклов, записанного изначально в обратном коде всчетчике 45, последний вырабатываетсигнал переполнения, который устанавливает в нуль триггер 46, запрещаяэтим запуск очередного цикла. Крометого, на инверсном выходе триггера 46появляется единичный сигнал, которыйподается на выход устройства, сигнализируя об окончании моделирования., 1545226 10Результаты моделирования находятсяв блоке 17 счетчика, куда они записываются следующим образом,Позиционный код 1-й ситуации с5выхода дешифратора 4 поступает нагруппу входов блока 17 счетчиков, устанавливая соответствующий этому коду триггер 61 в единичное состояние,разрешая, таким образом, подсчет поступающих на остальные входы блока 17счетчиков импульсов только даннойгруппой счетчиков 62-67, Эти импульсыпроходя в единицу триггера 61 блок 60элементов И. Сигнал с выхода элемента 28 задержки практически соответствует началу моделирования алгоритма,поэтому импульсы с выхода элемента28 поступают на шестой вход блока 17счетчиков, увеличивая, соответственно, содержимое счетчика 67 количест. ва заявок соответствующего типа, принятых к обслуживанию,В случае прерывания обслуживаниязаявки данного типа упри поступлении 25заявки с более высоким приоритетом)сигнал прерывания с выхода Формирователя 35 импульсов поступает на пятыйвход блока 17, увеличивая на единицусодержимое счетчика 66 прерываний.Если на втором выходе схемы 11 сравнения появляется единичный сигнал,то он сигнализирует о том, что привыполнении текущей операции алгоритма допущена ошибка, этот сигнал поступает на второй вход блока 17,обеспечивая подсчет на счетчике 63числа допущенных ошибок при выполнении данного алгоритма, Если на выходе схемы 12 сравнения также появляется единичный сигнал, означающий,что в текущей реализации алгоритмаошибка обнаружена, то этот сигналразрешает прохождение единичного импульса с второго выхода первой схемы 11 сравнения через элемент И 14на третий вход блока 17, регистрируя,таким образом, на счетчике 64 коли"чество обнаруженных ошибок.По окончании моделирования алго"ритма сигнал с второго выхода блока5 памяти разрешает считывание индикатора необнаруженной ошибки с тригге"ра 15 через элемент И 16 на четвертый вход блока 17, фиксируя на счетчике 65 количество ошибочных реализаций алгоритма. В случае, когда суммарное время моделирования превышаетдопустимое, на выходе схемы 37 сравнения появится ециничный сигнал, свидетельствующий о несвоевременном выполнении алгоритма, который поступает на счетчик 62 через первый вход блока 17 счетчиков.ф о р м у л а и з о б р е т е н и я1, Устройство для моделирования деятельности человека-оператора; содержащее блок памяти, три регистра памяти, три схемы сравнения, три триггера, генератор импульсов случайной длительности, дифференцирующий элемент, преобразователь временной интервал-код, сумматор, семь элементов ИЛИ, первый генератор равномерно распределенных случайных чисел, восемь элементов задержки, четыре элемента И, счетчик циклов моделирования, блок счетчиков импульсов, первая группа информационных выходов блока памяти соединена соответственно с информационными входами первого регистра памяти, первая группа разрядных выходов которого соединена соответственно с управляющими входами генератора импульсов случайной длительности, выход которого подключен к входу дифференцирующего элемента, первый выход которого соединен с входом запуска преобразователя временной интервал-код, вход останова которого и вход разрешения сравнения первой . схемы сравнения соединены с вторым выходом дифференцирующего элемента, первая группа информационных входов первой схемы сравнения соединена соответственно с разрядными выходами второй группы первого регистра памяти, а информационные входы второй. группы первой схемы сравнения подключены соответственно к выходам первого генератора равномерно распределенных случайных чисел, выход преобразователя временной интервалкод подключен к информационному входу сумматора, информационные выходы которого соединены соответственно с информационными входами первой группы второй схемы сравнения, информа; ционные входы второй группы которой подключены соответственно к разрядным выходам второго регистра памяти, выход первого элемейта задержки соединен с входом разрешения сравнения второй схемы сравнения, выход "Большекоторой подключен к первому счет 11ному входу блока счетчиков, вход разрешения суммирования сумматора соединен с.выходом первого элемента ИЛИ,первый вход которого подключен к выходу "Меньше или равно" первой схемысравнения и первому входу второгоэлемента ИЛИ, а выход "Больше" первой схемы сравнения соединен с вторым счетным входом блока счетчиков,вторым входом первого элемента ИЛИ ипервыми входами первого и второгоэлементов И, выход первого элемен"та И подключен к первому входу третьего элемента ИЛИ, выход четвертогоэлемента ИЛИподключен к входу считывания блока памяти, о т л и ч а ющ е е с я тем, что, с целью расширения функциоиальных возможностейза счет моделирования обслуживанияприоритетных заявок и исправленияошибок, допущенных в процессе работы,оно дополнительно содержит восьмойи девятый элементы ИЛИ, первый ивторой блоки элементов И, два дешифратора, формирователь импульсов, пятый элемент И, второй генератор рав" номерно распределенных случайных. чисел, четвертый и пятый триггеры, таллмер, причем информационными входамиустройства являются информационныевходы первого блока элементов И, управляющий вход которого соединен спрямым выходом первого триггера,единичный вход которого и вход за 35пуска таймера соединен с выходом пятого элемента ИЛИ.первый вход которого и единичный вход второго триггера объединены и являются входом запуска устройства, второй вход пятого ,1 Оэлемента ИЛИ подключен к выходу третьего элемента И, первый вход которого соединен с прямым выходом второго триггера, инверсный выход которого является выходом окончания моделирования устройства, а нулевой входвторого триггера подключен к выходуобнуления счетчика циклов моделирования, счетный вход которого подключенк выходу таймера, нулевому входу пер Ового триггера и входу второго элемента задержки, выход которого подключен к второму входу третьего элемента И, выходы первого блока элементов И соединены соответственно с информационными входами третьего регистра памяти, разрядные выхоцы которого подключены соответственно кдам первого дешифратора и информационным входам второго блока элементов И, выходы которого соединены соответственно с входами второго дешифратора, выходы которого подключены соответственно к входам шестого элемента ИЛИ, группе информационных вхоцов блока счетчиков и адресным входам блока памяти, выход окончания считывания которого соединен с первым входом седьмого элемента.ИЛИ, нулевым входом третьего триггера, первым входом четвертого элемента И, вхоцом третьего элемента задержки и вхоцом первого элемента задержки, выход которого подключен к входу четвертого элемента задержки, выход которого соединен с установочными входами сумматора и второго регистра памяти, информационные входы которого подключены соответственно к выходам второй группы блока памяти, выходы первого дешифратора соединены соответственно с входами восьмого элемента ИЛИ, выход которого подключен к первому входу пятого элемента И, второй вход которого соединен с инве рсным выходом третьего триггера, а выход пятого элемента И подключен к единичному входу третьего триггера, прямой выход которого соединен с входом формирователя импульсов, выход которого подключен к первому входу восьмого элемента ИЛИ, установочному входу блока памяти и второму входу седьмого элемента ИЛИ, выход которого подключен к нулевому входу четвертого триггера, инверсный выход которого подключен к управляющему входу второго блока элементов И, а единичный вход четвертого триггера соединен с выходом шестого элемента ИЛИ и входом пятого элемента задержки, выход которого подключен к первому входу четвертого элемента ИЛИ, второй вход которого соецинен с выходом шестого элемента задержки, а выход четвертого элемента ИЛИ подключен к входу седьМого элемента задержки, выход которого соединен с входом восьмого элемента задержки и вторым входом третьего элемента ИЛИ, выход которого подключен к входу считывания первого регистра памяти, вход обнуления которого соединен с выходом восьмого элемента ИЛИ, второй вход которого и вход шестого элемента задержки подключены к выходу второго элемента ИЛИ, второй входторого соединен с единичным входомпятого триггера и выходом второгоэлемента И, второй вход которого подключен к выходу "Больше" третьей схемы сравнения, выход "Меньше" или"Равно" который соединен с вторымвходом первого элемента И, выход которого подключен к третьему счетномувходу блока счетчиков, четвертыйсчетный вход которого .соединен с выходом четвертого элемента И,второйвход которого соединен с прямым выходом пятого триггера, нулевой входкоторого подключен к выходу третьегоэлемента задержки, вход разрешениясравнения третьей схемы сравненияподключен к второму выходу дифференцирующего элемента, информационныевходы первой группы третьей схемысравнения соединены соответственнос разрядными выходами третьей группы первого регистра памяти, а информационные входы второй группы третьейсхемы сравнения подключены соответственно к выходам второго генератораравномерно распределенных случайных .чисел; вход запуска которого и входзапуска первого генератора равномерно распределенных случайных чиселсоединены с выходом восьмого элемента задержки, пятый и шестой счетныевходы блока счетчиков подключены соответственно к выходам формирователя импульсов и пятого элемента задержки. 2. Устройство по п. 1, о т л и - ч а ю щ е е с я тем, что блок памяти содержит счетчик импульсов, группу оперативных запоминающих устройств, группу триггеров, группу элементов И, первый и второй элементы ИЛИ, группу элементов ИЛИ, первый и второй элементы задержки, два блока элементов И, причем адресными входами блока памяти являются единичные входы триггеров группы, нулевые входытриггеров группы и установочный вход 5счетчика импульсов объединены и подключены к выходу первого элементаИЛИ, первый. вход которого являетсяустановочным входом блока памяти,а второй вход первого элемента ИЛИсоединен с выходом первого элемента задержки вход которого соединенс прямым выходом второго элементаИЛИ, управляющим входом первого блока элементов И и является выходом 15. окончания считывания блока памяти,инверсный выход второго элемента ИЛИсоединен с управляюшим входом второгоблока элементов И, выходы которогоявляются первой группой информационных выходов блока памяти, второй информационной группой выходов которого являются выходы первого блокаэлементов И, первые входы элементовИ группы и вход второго элемента за держки объединены и являются входомсчитывания блока памяти, вторые входы элементов И группы подключены соответственно к прямым выходам триггеров группы, а выходы элементов И 30 группы подключены соответственно квходам считывания оперативных запо. минающих устройств, адресные входыкоторых подключены соответственнок разрядным выходам счетчика импульсов, счетюяй вход которого соединенс выходом второго элемента задержки,К-е информационные выходы оперативных запоминающих устройств,(К=1,п)соединены соответственно с входами 40 К-го элемента ИЛИ группы, а выходыокончания считывания оперативныхзапоминающих устройств соединены соответственно с входами второго элемента ИЛИ, выход К-го.элемента ИЛИгруппы соединен с К-ми входами первого и второго блоков элементов И, 1545226