Устройство для ортогонального преобразования цифровых сигналов по уолшу-адамару

( й,Е Ь 4 дыв ИЗ ОПИС ТЕН ЕЛЬСТВУ а, группа па блоков тов ИЛИ и,два региадержки, г руппа эле ния, счет элементов сравнения У е в и 2 объ пы элемент ок настрой ии. 9 ил.,бл етыре груенные в бл к а так а синхрони норкебыт и тогон разо1 ватся е пре Усеченные ния послед ательности обраба щ Х; 1. определя зом: емых данных Х следующим обр Ч нЧявектор коэффициен тов преобразовани гд 11н1"1 и бретения - ра ных возможнос тройст ГОСУДАРСТВЕННЫЙ НОМИТРО ИЗОБРЕТЕНИЯМ И ОТКРЫТПРИ ГННТ СССР АВТОРСКОМУ СВИ(56) Авторское свидетельство СССР 9 922721, кл. С 06 Р 15/332, 1980.Авторское свидетельство СССР Р 555404, кл. С 06 Р.15 /332, 1975. (54) УСТРОЙСТВО ДПЯ ОРТОГОНАЛЪНОГО ПРЕОБРАЗОВАНИЯ ЦИФРОВЫХ СИГНАЛОВ ПО УОЛШУ-АДАМАРУ(57) Изобретение относится к автоматике и вычислительной технике и может быть использовано в качестве. специализированного устройства спек рального анализа и имитации случайИзобретение относится к автоматии вычислительной технике и может ь использовано в качестве специал эированного устройства спектрального анализа и имитации случайных процессов, для обработки и распознавания изображений, в аппаратуре сжатия информации при передаче данных, в цифровых системах управления и так далее и для, выполнения усеченных и полного быстрых ортогональных преобразо- ваний цифровых сигналов в базисе функций Уолша над отсчетами дискретного сигнала.Цель иэо сширение функцион аль тей ус ных процессов, для обработки и распознавания изображений, в аппаратуре сжатия информации при передаче даных, цифровых системах управленияи т.д. Цель изобретения - расширениефункциональных возможностей устройства за счет выполнения как неусеченных, так и усеченных ортогональныхпреобразований. В состав устройствавходят элементы задержки, арифметические блоки и элементы И, объединенные в канал единичного преобразоваа за счет выполнения как неусеых, так и усеченных дискретныхогональных, преобразований цифригналов.- квадратные матрицы преобразования раз мерностью ИИ:1509930 Составитель А. Бараноанар Техред Л, Олийнык,ктор С. Иекмар Редакто аказ 5815/48 Тираж ЯЗ ПодписноеНИИПИ Государственного комитета по изобретениям и открытиям 113035, Москва, Ж"35, Раушская наб., д, 4/5 ГКНТ СССР роизводственно-издательский комбинат "Патент", г, Ужгород, ул. Гагарина(кю 1 ГЕ при с р 11Т, при Ке 0; 10Т - единичная квадратная матриМца порядка Б,- знак кронекеровского перемножения матриц;Э - знак кронекеровского сложения,Введение в рассмотрение усеченныхпреобразований в базисе Функций Виленкина (частным случаем которых является преобразование Уолша) быловызвано необходимостью учета различной физической природы обрабатываемых сигналов, их статических и спектральных свойств, класса задач обработки, т.е. адаптации ортогонального преобразования к классу обрабатываемых сигналов. Усеченные преобразо"вания, определяемые выражением (1),позволяют, меняя значения параметровИ заполнить широкий спектр30возможных ортогонапьных преобразований между преобразованиями Уолша(при всех 1 с е = 1) и Хаара (приЬее1 се 1 .; Г О) и тем самым подобрать необходимую степень рассредоточенности и локализации энергии базисных функций на различных временныхучастках.На фиг.1 изображена Функциональная схема устройства для случая И=8; 40на фиг.2 - гриф полного БПУ для И 8,закодированный ; на Фиг.3-8 - граФы усеченных дискретных ортогональныхпреобразований для И=8, закодированные следующим образом: О, 1+,00, 4501, 10, 11 соответственно, на Фиг.9 схема арифметического блока,Блок-схема устройства (фиг.1)содержит элементы 1 и 2 задержки,арифметические блоки 3, элементы И 504 и 5, образующие три канала единич.15099,304ного преобразования, блок 6 синхронизации, совокупность элементов, обра"зующих блок настройки, выход 7 бло"ка 6 синхронизации, регистры 8 и 9,счетчик 10, блоки 1 и 12 сравнения,элементы ИЛИ 13 и 14, элементы15 и 16 задержки, четыре группы иэ;двух элементов И 17 и 18, 19 и 20,21 и 22, 23 и 24, информационные вход25 и выход 26.Арифметический блок (фиг.9) содержит сумматор 27, вычитатель 28,элементы И 29 и 30, элемент НЕ 31,элемент ИЛИ 32 и преобразователь 33прямого кода в дополнительный,Устройство работает следющимобразом.Рассмотрим работу устройства привыполнении вычислений в соответствиис графом полного БПУ на Фиг.2 (работа операционной части предлагаемого устройства),Элементы задержки в первом каналеединичного преобразования задерживают входной дискретный сигнап на одинтакт каждый, элементы задержки впоследующих каналах единичного преобразования осуществляют задержкув два раза большую, чем в предыдущем.С частотой тактовых импульсов значения дискретного сигнапаХ 1, ц1,2И последовательно поступаютна вход первого канала, Арифметический блок 3 производит поочередноесуммирование значений сигналов с выхода и входа первого элемента 1 задержки и вычитание значений сигналовс выхода и входа второго элемента 2задержки. Значения суммы и разностипоступают на второй канал единичногопреобразования, где производятсяаналогичные вычисления, но задержкикаждого элемента возрастают вдвое.В результате на выходе устройствапоследовательно появляются значения. коэффициентов преобразования Уолша(с точностью до постоянного множит,еля),Работа устройства проиплюстрирована табл,1 для Б:8.+ 1 1 + "1 1+ге агХ г г ххкх+ к кк1 1 ч+ 1 вг гг аХ в ч ч КХКХ КККчгэХХХХХХХХ 1 1 1 1 1 1 1 1 О ф 3 ф 33 е О3 Ч Ггг Ф вЪ О Гв ОЭ Ог 34 Т1 331 О 3311 фч 3311 11 гъ и1оц1 З Х ва 4 ч ч ч .4 е ХХХХХХХХ + 1 + 1 + 1 + 3ив г г ХХХХХХХХ 1 1 1 1 1 11 11 1 1 1 Ы1509930Табл иц а 2 Номер такта, на котором должен быть подан единичный сигнал на Код на регистреКонфигурацияяграФана Фиг. 1 Г 4 4 5 5 3 4 5 6 7 8 2 00 ОО 01 00 1 О 00 11 00 .ОХ 01 ТХ 01 ХХ 10 2 3 4 5 6 7 8 9 2,4 3,5 6,8 7,9 6,8 ,9 4,5 4,5 8,9 8,9 4,5 8,9 4,5, 8,9 6,76,710,111 О)116,710,116,7,10,1 П р и м е ч а н и е. Х " безразлично "0" ипи "1". Теперь рассмотрим работу блока ,настройки - управляющей части устрой;ства. Каждый граф усеченного преобразо 5 вания закодирован с помощью двух кодов, размещаемых в регистрах 8 и 9. В регистре 8 размещается (и) -разряный код, который определяет поло-, жение участвующих в, обработке номеров отсчетов среди имеющихся. Причем . младшие и. разрядов определяют положение (номер 1 в (1), начиная с "0") соответствующей бабочки в -й итера- ,15 ции. В регистре 9 код имеет только одну "1", остальные "0". Положение этой единицы (номер разряда) опреде-, ляет порядковый номер той итерации, где прекращается увеличение числа 20 участвующих в обработке отсчетов Задача блока настройки - выработ" ка управляющих сигналов в соответствии с табл.2. При установке кодов в регистры 8 и 9 с выхода 7 поступа-45 йт импульсы на счетчик 1 О, До тех пор, пока значение и- младших разрядов счетчика 10 не равно значению младших разрядов регистра 8, на вы, ходе всех блоков 11 и 12 сравнения50 имеется нулевой сигнал. При совпадении этих значений на выходе опреде-, ленного -го блока сравнения появляется единичный сигнал, который пропускает очередной импульс с выхода 7 на элемент ИЛИ через открытый элемент И,. Затем этот импульс "разделяется нужным образом" элементами И 21- 24, управляемыми значениями (1-1)-го(начиная с этой итерации число отсчетов становится равным Ю).Элементы И в каждом канале единич,- ного преобразования играют роль вык-, лючателей, запрещающих передачу операндов с выхода элементов задержки на арифметический блок и тем самым на выполнение соответствующей арифметической операции на определенном такте. Подача единичного управляющего сигнала на элемент И разрешает передачу операнда и выполнение операции, подача нулевого сигнала - нет.Соответствие между конфигурацией графа ортогонального преобразования, соответствующими кодами в регистрах и номерами тактов, на которых необходимо подавать единичные управляющие сигналы на соответствующие элементы И, задается табл.2. разряда счетчика 10, и задерживается на определенное число тактов в элементах 15 и 16 задержки.Описанное Функционирование блока настройки имеет место в случае, когда в регистре 9 записан нулевой код. Если же там имеется "1" в некотором К-м разряде, то она поступает на К-й элемент И второй группы 19 и 20, открывая его, Тем самым все импульсы, которые относятся к (К+1)-му разряду и-К)-й итерации графа) поступают в ту часть блока настройки, где вырабатываются, управляющие сиг"Фналы, относящиеся к работе устройства на,(п-К)-й итерации.Рассмотрим, например работу устройства при реапизации усеченногоортогонального преобразования дпя графа (фиг. 8), В начальном состоянии на счетчике 10 находится код 111, При этом на регистре 8 записан код1 О (а может быть записан код 11), на регистре 9 код 01 (табл.2). Импульсы с выхода 7 заполняют счетчик 1 О, на первом такте его содержимое станрвится 000. Блок 12 сравнения фиксирует равенство кодов на пятом такте, затем на седьмом, а блок 11 сравнения - на пятом-восьмом тактах. Таким образом, на выходе элемента ИЛИимпульсы появляются также на пятом-восьмом тактах. Так как элемент И 15 открыт единичным сигналом с первого разряда регистра 9, то на выходе элемента ИЛИ 14, кроме импульсов с элемента И 18, на пятом и седьмом тактах появляются еще импульсы с элемента И 20 на пестом и восьмом тактах. С учетом задержек на третий и первый такт в элементах 15 и 16 задержки соответственно на 1выходе элемента И 21 импульсы появляются на восьмом и девятом тактах, на выходе И 23 - на десятом и одиннадцатом тактах, на выходе И 22 на шестом и восьмом тактах, на выходе И 24 - на седьмом и девятом тактах. Это означает, что в первом канале единичного преобразования выполнены только операции Х +Х Х+Х, Х-Х, Х -Х (табл.1), Во втором канале - только операции Х+Х+ +Х 7+Х,+Х Х,+ Х, Х; ХХ, - Х,+ Х,- Х, Х Х Х+ХВ третьем канале выполнены все операции, соответствующие третьей последней итерации БПУ. Таким образом, реализовано усеченное ортогональное преобразование, которое может быть записано следующим образом: С 1 = Х 1+ Х + Х+ Х 7+ Х 8,С 7.= Х+ Х - Х + Х 7 - ХС,=Х,+ Х, +СЗ Х 4 + Х 5 Х Х 7 + ХС,=Х, +Х,-х,+Х,-Х,;С =Х Х -Х -Х -ХеС 6 - х - Х + х 6 Х 7+ хвФ-Х+Х, +Х,;С = Х 4- Х+ Хь + Х 7 - Хьчто соответствует графу на фиг.8. Формула изобретения Устройство для ортогонального преобразования цифровых сигналов по Уол 5 1 О 15 20 25 30 35 40 45 50 55 шу-Адамару, содержащее и (И=2 " - размер преобразования) каналов еди" ничного преобразования и блок синхронизации, причем выход -го (11, и) канала единичного преобразования подключен к информационному входу (+1)-го канала единичного преобразования, выход и-го канала единичного преобразования является, информационным выходом устройства, информационным входом которого является информационный вход первого канала единичного преобразования, 3-й Ц = 1,п) выход блока синхронизации подключен к тактовому входу 3-го канала единичного преобразования, причем 3-й канал единичного преобразования содержит первый и второй элементы задержки и арифметический блок, тактовый вход которого является тактовым входом канопа единичного преобразования, информационным входом которого является вход первого элемента задержки, выход которого подключен к входу второго элемента задержки и первому информационному входу арифметического блока, выход которого является выходом канала единичного преобразования, при этом в и-м канале единичного преобразования второй и третий информационные входы арифметического блока подключены соответственно к информационному входу канала единичного преобразования и выходу второго элемента задержки, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет выполнения как неусеченных, так и усеченных преобразований, в него введены счетчик, два регистра, иблоков сравнения, группа элементов ИЛИ, группа элементов задержки и четыре группы элементов И по иэлементу в каждой группе, а в -й канал единичного преобразования введены два элемента И, при этом (и+1)-й выход блока синхронизации подключен к счетному входу счетчика, первым входам элементов И первой группы и первому входу (и)-го элемента И вто-, рой группы, и- входов первой группы 1-го блока сравнения подключены соответственно к выходам истарших разрядов счетчика, ивходов второй группы -го блока сравнения под- . ключены соответс-венно к выходамПстарших разрядов первого регистра, выход 1-го блока сравнения подключен к второму входу ь-го элемента И первой группы, выход которогоподключен к входу 1-го элемента ИЛИгруппы, выход х-го разряда второгорегистра подключен к первому входут-го впемеите И второИ гРуппы, второй вход ш-го (в 2, и) эл емент а Ивторой группы. подключены к выходу-го элемента И второй группы подключен к второму входу -го элементаИЛИ группы, выход которого подключенк входу д-го элемента з,адержки группы, выход которого подключен к пер"вым входам 1-х элементов И третьейи четвертой групп, выходы которыхподключены соответственно к первому ии второму входам синхронизации з"гоканала единичного преобразования,вторые входы ь"х элементов И третьейи четвертой групп подключены соответственно к инверсному и прямому выходам (1.-1)-го разряда счетчика, причем в х-м канале единичного преобразования второй и третий информационные входы арифметического блокаподключены к выходам соответственнопервого и второго элементов И, первые входы которых подключены соответственно к информационному входу канала единичного преобразования и выходу второго элемента задержки,; второй вход первого элемента Иявляется первым входом синхронизации каналаединичного преобр аз ов ания, вторымвходом синхронизации которого являются соединенные между собой второйвход второго элемента И и вход синхронизации арифметического блока, причем арифметический .блок содержит дваэлемента И, элемент НЕ, сумматор, 10 вычитатель, элемент ИЛИ.и преобразователь прямого кода в дополнительныйвыход которого подключен к первымвходам сумматора и вычитателя, выходы которых подключены соответствен но к первому и второму входам элемента ИЛИ, выход которого являетсявыходом арифметического блока, первым, вторым и третьим предынформационными входами которого являются 20, соответственно информационный входпреобразователя прямого кода в дополнительный и первые входы первогои второго элементов И, выходы которых подключены к вторым входам соответственно сумматора и. вычитателя,второй вход первого элемента И соединен с входом элемента НЕ, входом,синхронизации сумматора и являетсятактовым входом арифметического бло-; ЗО ка, входом синхронизации которого является вход синхронизации преобразователя прямого кода в дополнительный,а выход элемента НЕ подключен к второму входу второго элемента И и входам синхронизации вычитателя.