Устройство синхронизации м-последовательности по задержке

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 39) ЯО ш 4 Н ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ ЗОБРЕТЕНИЯ ОПИСА(54) УСТРОЙСТВО СИНХРОНИЗАЦИИЛКДОВАТЕЛЬНОСТИ ПО ЗАДКРЖКЕ В 19В.И. Вур(57) Изобретен технике и связ время вхождени боте по каналам роятностью ош относится к радиои позволяет уменьшитЬ в синхронизм при ра. связи с большой веок. Устр-во содер"1398106 оставитель В.Ш ехред А. Кравчу ов едактор П.Гереши рект ож з 2 б 08 57 6 Тираж ИИПИ. Госуда по делам из 5, Москва,исное рственного комитета СССРобретений и открытийЖ-. 35, Раушская наб д,4 Производственно-полиграфическое предприятие, г, Ужгород, ул. Проектная,139806 30 жит генератор 1 тактовых импульсов, элементы И 2,3, 2 и 22, генератор 4 М-последовательности, пороговый обнаружитель 5 сигналов, перемножитель 6, блок 7 предварительного корреляционного анализа, состоящий из Р согласованных фильтров (СФ)8, Р пороговых блоков 9 и формирователя 10 импуль " сов, дешифратор 11, блок 12 ввода ко" довых векторов, блок 3 управления, формирователи 4 и 15 импульсов,элемент ИЛИ 6, блок 7 запрета, блок 18 задержки 1 КБ-триггеры 19 и 20, счет" чики 23 и 24, блок 25 интеграторов и решающий блок. Последовательность из и 1110 ис выхода порогового обнару- жителя 5 подвергается корреляционной обработке в СФ 8 . Каждый СФ 8 со гла. сов ан с определенным сегментом изИзобретение относится к радиотехНике и связи и может быть использоваНо в приемниках широкополосных сигна"лов.Цель изобретения - уменьшение времени вхождения в синхронизм при работе по каналам связи с большой вероят"ностью ошибок.На фиг.1 представлена структурнаяэлектрическая схема устройства синхн10ронизации М-последовательности по за-держке; на фиг.2 - структурная электрическая схема дешифратора; на фиг.3 структурная электрическая схема бло"ка управления.Устройство синхронизации М-после"довательности по задержке содержитгенератор 1 тактовых импульсов, первый 2 и второй 3 .элементы И, генера"тор 4 М"последовательности, пороговый обнаружитель 5 сигналов, перемножитель 6, блок 7 предварительного кор"реляционного анализа состоящий изР согласованных фильтров 8, Р пороговых блоков 9 и формирователя 10 им"пульсов, дешифратор 11, блок 12 ввода кодовых векторов, блок 13 управления, первый 14 и второй 15 формирова.тели импульсов, элемент ИЛИ 16,блок 17 запрета, блок 18 задержки,первый 19 и второй 20 Ы-триггеры,М-последовательности, которым осуществляется манипуляция принимаемогосигнала. Величина отклика каждогоСФ 8 сравнивается с соотв.порогом,По результатам сравнения дешифратор 11принимает решение о величине временной задержки относительно установленного начала принимаемой М-последовательности. По этому значению блок 12формирует вектор, в соответствии скоторым генератор 4 начинает формировать М-последовательность с заданной фазой. Сформированная М-последовательность перемножается в перемножителе 6 с принимаемой последовательностью. Результат перемножения обрабатывается для выявления ошибок иопределения момента установления сиихронизации. 2 з.п, ф-лы, 3 ил. 2третий 21 и четвертый 22 элементы И,первый 23 и второй 24 счетчики,блок 25 интеграторов и решающийблок 26.Дешифратор 11 содержит формирователь 27 импульсов, первый 28 и второй 29 элементы ИЛИ, Р элементов И,Р регистров 31 сдвига, Р сумматора 32,Р решающих блоков 33, анализатор 34состояний выходов и блок 35 запрета.Блок 13 управления содержит регистр 36 сдвига, первый 37,второй 38и третий 39 элементы ИЛИ, счетчик 40,элемент И 41 и КЯ-триггер 42.Устройство синхронизации М-последовательностей по задержке работаетследующим образом.В устройстве до поступления сигнала на его вход находятся в исходном состоянии генератор 4, блок 7,дешифратор 11 дешифрации, блок 3блок 25 интегратора, в состояние ло"гического нуля установлены первый 19и второй 20 КЯ"триггеры, обнуленыпервый,23 и второй 24 счетчики, с выхода генератора 1 следует последовательность тактовых импульсов, частотаследования которых соответствует тактовой частоте М-последовательности,которой манипулирован принимаемыйиз канала связи сигнал,3 13981Сигнал из канала связи поступаетна второй вход порогового обнаружителя 5, являющийся входом устройства,а на первый вход обнаружителя 5 свыхода генератора 1 поступают тактовые импульсы, осуществляющие стробирование порогового обнаружителя 5.Пороговый обнаружитель 5 производитобработку принимаемого сигнала на 10радиочастоте, в результате которойна его выходе выдается последовательность видеоимпульсов, состоящая излогических нулей и единиц,Эта последовательность видеоимпульсов поступает ва информационныйвход блока 7 и на первый вход перемножителя 6, на втором входе которогосигнал отсутствует до того момента,пока генератор 4 находится в исходном состоянии.С выхода порогового обнаружителя 5 последовательность видеоимпульсовс поступлением каждого тактового импульса поразрядно поступает на информационные входы Р согласованныхфильтров 8, в которых осуществляется корреляционная обработка видеопоследовательности. Каждый из согласованных фильтров 8 согласован с оп- З 0ределенным сегментом из М-последовательности, которым осуществляется манипуляция принимаемого сигнала.Выбор сегментов на последовательности должен осуществляться с учетом. того, чтобы величина нормированнойфункции взаимной корреляции междусегментами, а также величина боковыхвыбросов на автокорреляционной функции этих сегментов не превосходили 40некоторого допустимого уровня, Необходимо учитывать также при выборедлины сегментов требуемое значениевероятности ложного обнаружения сег-.мента каждым согласованным фильтром 8. 4 ВС поступлением каждого тактовогоимпульса с выхода генератора 1 по.фронту тактового импульса происходит;выдача значения принятого разрядас выхода порогового обнаружителя 5,при этом по срезу этого же тактовогоимпульса происходит запись значенияпринятого разряда в каждый согласованный фильтр 8, при этом по срезу тактового импульса формирователь 10 формирует импульс, подачей которого на вторые входы пороговых блоков 9 осуществляется сравнение величины отклика согласованного 064фильтра 8 с величиной установленногогорога в соответствующем пороговомблоке 9. Если величина отклика согласованного фильтра 8 меньше величиныпорога соответствующего пороговогоблока 9, то в этом случае на выходеданного порогового блока 9 присутствует сигнал логического нуля и сигнал,соответствующий логической единице, впротивном случае.Сигналы, соответствущие уровням логического нуля и единицы, с выходовблока 7 воздействуют на входы дешифратора 11, при этом если хотя бы наодном из выходов блока 7 присутствует сигнал логической единицы, то вэтом случае осуществляется запись значений этих сигналов с выходов блока 7в дешифратор 11,По поступающим на входы дешифратора 11 сигналам в этом блоке осуществляется анализ этих сигналов, порядок поступления которых отображаетрезультаты обнаружения сегментов согласованными фильтрами 8 и принятиерешения по этим обнаружениям соответствующими пороговыми блоками 9. Наосновании анализа комбинаций сигналов в дешифраторе 11 принимается решение о значении временной задержкиотносительно установленного началапринимаемой М-последовательности.За установленное условное началоМ-последовательности можно по усмотрению принять любой разряд М-последовательности.Результатпринятия решения дешифратором 11 представляется в виде параллельной Р-разрядной комбинациисимволов логических нулей и одной логической единицы на его выходах ина управляющем выходе дешифратора 11.Когда значение сигнала логическойединицы присутствует больше чем наодном из выходов дешифратора 11, ана его управляющем выходе нрисутствует сигнал логического нуля, решениео задержке принимаемого сигнала считается неопределенным и продолжается анализ поступающих сигналов с выхода блока 7,Если решение дешифратора 11 определено, то возможно Р-различий междусобой положений сигнала логическойединицы на его выходах, которые ото" бражают значение определенной фазы принимаемого сигнала. Эта Р-разрядная комбинация, состоящая иэ одной логи13981 олеской единицы и Рлогических нулей, воздействует на входы блока 12, который преобразует Р-разрядную комбинацию на входах в Ю-разрядный кодовый век 5 тор,. состоящий из логических нулей М единиц.Таким образом, кодовый вектор на 1,выходах блока 12 представляет со бой состояние регистра сдвига вене 10 раторе 4, когда фаза генерируемой М-последовательности соответствует определенной в дешифраторе 11 со сдвигом вперед на один тактовый интервал, который необходим для времени 15 анализа в устройстве принятого сиг" Мала.Одновременно при принятии решения дешифратором 11 о фазе принимаемого с;игнала на его управляющем выходе 20 Присутствует сигнал, соответствующий уровню логической единицы, который Поступает на вход блока 18 и через лок 17 воздействует на вход первого формирователя 14, а также через элемент ИЛИ 16 воздействует на установочные входы генератора 4 и блока 25 устанавливая их н исходное состояние, и на первый вход блока 13, устанавливая его н исходное состояние. 30Через интервал времени, равный времени задержки сигнала н блоке 18, Ма его выходе появляется сигнал, соответствующий уровню логической еди" Ницы. Этим сигналом первый КЯ-триг- З 5 гер 19 переводится в состояние логической единицы, тем .самым подает. ся сигнал логической единицы на второй вход третьего элемента И 21 и на ,нторой запрещающий вход блока 17, 40 чем запрещается прохождение сигнала логической единицы через блок 17. При этом на выходе первого формирователя 14 формируется импульс, который воздействует на вход генератора 4 и 45 на третий вход блока 13, тем самым разрешая запись кодового вектора с выхода блока 12 в генератор 4 и запускает блок 13. 06 6С начала запуска с К выходов блока 13 последовап ельности но временивыдаются одиночные импульсы, интервалвремени между которыми определяет .временной сдвиг между интервалами интегрирования интеграторов блока 25,а интервал времени между двумя следующими друг за другом импульсами содного и того же выхода блока 13 определяет интервал интегриронания интегратора, который подключен к этомуего выходу,Работа блока 13 проходит циклами,каждый цикл начинается выдачей сигнала логической единицы в виде одиночного импульса с первого синхронизирующего выхода блока 13, а заканчивается цикл выдачей импульса с его К-госинхронизирующего выхода.Величина сдвига между временнымиинтервалами интегрирования устанавливается, исходя из учета длины "пачек"ошибок, которые встречаются в принимаемой М-последовательности, т.е. наиболее вероятной длины "пацхи" ошибоК. Каждый интегратор блока 25 производит интегрирование сигналов, поступающих на его вход с выхода перемножителя 6 за период времени между подачей синхронизирующих импульсов из блока 13. Сигналы в виде одиночных импульсов, амплитуда которых зависит от результата интегрирования интеграторомблока 25, поступает на второй входрешающего блока 26, на первый входкоторого поступают тактовые импульсыот генератора 1, при этом в решающем,блоке 26 происходит сравнение амплитуды импульса, поступившего на второй вход, с величиной порога, установленного в нем. При преньппении ампф"литудой импульса на втором входе решающего блока 26 величины установленного в нем порога на его выходе формируется одиночный импульс, соотнетствующий уровню логической единицы,который поступает через четвертыйэлемент И 22 на первый счетный входвторого счетчика 24, при этом внем происходит запись единицы. Еслиамплитуда импульса на втором входерешающего блока 26 меньше значенияпорога, на его выходе присутстну"ет сигнал, соответствующий уровню логического.куля,50С поступлением очередного тактового импульса на синхронизирующий вход ,генератора 4 с его выхода осуществляется выдача М-последовательности с заданной фазой, определяемой введенным в генератор 4 кодовым вектором с выходон блока 12. Эта последовательность поступает на второй вход пере.- множителя б.1 О 20 25 30 ческой единицы с выхода второго счет. Для уменьшения влияния "пачек" ошибок на успешное установление синх ронизации, используется второй счетчик 24 импульсов. При этом, устанавливая коэффициент его счета большеединицы,. добиваются уменьшения вероятности ложного установления синхронизации при случайном превышении импульсами с выходов блока 25 порогав решающем блоке 26 при воздействииструктурных помех, близких по структуре М-последовательности, котораяприменяется устройством, т.е. генерируется генератором 4. При работепо каналам связи, в которых вероятность таких структурных помех мала,коэффициент счета во втором счетчике 24 устанавливается равным единице, при этом для принятия решения на втором этапе проверки достаточно, чтобы импульс с выхода хотя бы одного интегратора блока превысил порог в решающем блоке 26 в течение установленного интервала времени накопления.Если в течение интервала времени накопления число импульсов, поступивших на второй вход четвертого элемента И 22, а через него на первый вход второго счетчика 24 импульсов, превысит установленный коэффициент счета, то второй КБ-триггер. 20 за счет подачи на его Б-вход сигнала логичика 24,переходит в состояние логической единицы. При этом с прямого выхода второго КЯ-тирггера 20 сигнал логической единицы подается на второй вход второго элемента И 3, с первого входа на выход которого, являющийся выходом устройства, начинает поступать последовательность с выхода генератора 4, что означает факт установления синхронизации по задержке принимаемой М-последователь"ности, С инверсного выхода второго триггера 20 снимается сигнал логичес- кой единицы, который присутствовал на втором входе первого элемента И 2 и на входе второго формирователя 15, при этом запрещается прохождение так- ,товых импульсов на второй вход бло, ка 7. Кроме того, при снятии сигнала логической единицы с входа формирователя 15 на его выходе формируется одиночный импульс, который поступает на первый вход блока 7 и на вход дешифратора 11, устанавливая эти блоки .в исходное состояниеПри этом сиг 35 40 455055 нал с выхода порогового обнарухителя 5 в блоке 7 не обрабатывается, а поступает для обработки на первый вход перемножителя 6.Если число импульсов на первом входе второго счетчика 24 за установленный интервал накопления не достигает установленного в этом счетчике коэффициента счета, с первого выхода блока 13 в конце интервала накопления поступает одиночный импульс сброса на второй вход установки в нулевое состояние второго счетчика 24 и на К-вход второго КЯ"триггера 20, подтверждая его состояние логического нуля, и через второй вход элемента ИЛИ 16 импульс сброса поступает на установочный вход генератора 4, переводя его в исходное состояние, на вход блока 25 интеграторов, сбрасывая интеграторы, на первый вход блока 13, переводя его в исходное состояние. При этом интервал времени накопления устанавливается работой блока 13. Кроме того, с началом работы блока 13 с его второго выхода выдаются одиночные импульсы через третий элемент И 21 на вход первого счетчика 23, который осуществляет счет числа поступивших на его вход импульсов. Коэффициент счета перво- . го счетчика 23 установлен равным 2 К, где К - число интеграторов бло- . ка 25, С поступлением 2 К-го импульса с второго выхода блока 13 на вход первого счетчика 23 с его выхо да поступает одиночный импульс, со ответствующий уровню логической еди" ницы, на К-вход первого КБ-триггера 19, тем самым переводя его в состояние логического нуля, при этом снимается уровень логической единицы с второго запрещающего входа бло-, ка 17 и с второго входа третьего элемента И 21.Если синхронизация установлена, в силу того, что блок 7 и дешифра" тор 11 находятся в исходном состоянии,. с.управляющего выхода дешифратора 11 сигналы отсутствуют. Если же в течение интервала времени накопления факт установления синхронизации не установлен, т,е, с первого выхода блока 13 в конце интервала накопления выдается импульс сброса, то при переходе первого КБ-триггера 19 всостояние логического нуля в устройстве происходит возврат к этапу опре8 39 10деления задержки прйнимаемой М-последовательности при помощи дешифратора 11. При принятии реш ния дешифратором 11 о задержке принимаемой по 5следовательности, т.евыдачи сигналов логической единицы с управляющего выхода, работа устройства осуществляется, как, описано выше,Дешифратор 11 работает следующим 10образом.В исходном состоянии регистры 31обнулены :Пусть на .-й вход л. 1,Рпоступает единичный импульс, соответ"ствующий уровню логической единицы, 15который воздействует на вход первого разряда 1-го регистра 31 и черезт-вход второго элемента ИЛИ 29 воздействует на вход формирователя 27.При этом с выхода формирователя 27 20выдается одиночный импульс, который воздействует на тактовые входырегистров 31, и по срезу этого импульса происходит запись значения навходах регистров 31, при этом в пер-,вый разряд 1-го регистра 31, на входе которого присутствует сигнал логической единицы, будет записана единица, а в первые разряды остальных ре"гистров 31 - сигнал логического нуля. 30При последующих поступлениях сигналов логической единицы на входыдешифратора 11 в первые.разряды регистров 31 записываются новые значения сигналов, а ранее записанные зна- З 5чения сигналов в разрядах регистров 31 сдвигаются каждый раз на одинразряд в сторону старших разрядоврегистров 31, при этом по срезу импульса на втором выходе формирователя 27 импульсов и на его первом выходе также формируется одиночный импульс, который воздействует на установочные входы сумматоров 32 и управляющие входы решающих блоков 33, сумматорами 32 производится суммировайие значений состояния. разрядов регистров 31 сдвига, к которым подключены входы каждого сумматора 32, ирезультаты суммирования с выхода соответствующего сумматора 32 поступают на первый вход подключенного к нему решающего блока ЗЗ, в котором осушествляется сравнение результата суммирования сумматора 32 с величинойгорога, установленного в данном решающем блоке 33.При превьппении напряжением на выходе некоторого сумматора 32 величи" 6 10ны порога в соответствующем решающем блоке 33 на его выходе формируется сигнал логической единицы, который поступает на второй вход соответствующего элемента И 30, при этом если на первом входе 1.-го элемента 30 И присутствует сигнал логической едини цы, который подается с соответствующего входа дешифратора 1, то сигнал с выхода данного элемента И 30 поступает на соответствующий вход дешифратора 11 и через первый элемент ИЛИ 28 и через блок 35 на управляющий выход дешифратора 11, Если из-за ложного обнаружения одновременно несколькими согласованными фильтрами 8 сегментом М-последовательности происходит выдача сигналов на выходах более чем одного элемента И 30, то на выходе анализатора 34 присутствует сигнал логической единицы, который, поступая на второй запрещающий вход блока 35, запрещает прохождение сигнала логической единицы на управляющий выход дешифратора 11.Блок 13 работает следующим образом.В исходном состоянии регистр 36 находится в обнуленном состоянии. При поступлении на третий вход блока .13 одиночного импульса в первый разряд сдвига осуществляется запись логической единицы, при этом также устанавливается коэффициент счета в счетфчике 40 с переменным коэффициентом счета.Подача сигнала логической единицы, поступившей на третий вход блока 13, происходит по цепи: первый счетчик 40, первый вход третьего элемента ИЛИ 39, вход регистра 36.Коэффициент счета счетчика 40, который устанавливается при подаче сигнала логической единицы на его первый вход, равен 2 К-Я, где Я - коэффициент счета второго счетчика 24. Установка коэффициента счета счетчика 40 подачей сигнала логической единицы иа его первый вход определяет величину интервала накопления на эта; пе проверки правильности определения задержки сигнала дешифратором 11С поступлением очередного тактового импульса на синхронизирующий вход регистра 36 сигнал логической едини.цы сдвигается из первого, разряда регистра во второй и далее, с поступле нием последующих тактовык импульсов1. Устройство синхронизации М-по"2 б следовательности по задержке, содержащее генератор тактовых импульсов,первый и второй элементы И, генератор И-последовательности и пороговыйобнаружитель сигналов, синхронизирую 30 щий вход которого объединен с первымвходом первого элемента И, с синхронизирующим входом генератора И-последовательности и подключен к выходугенератора И-последовательности,З 5 о т л и ч а ю щ е е с я тем, 4 то, сцелью уменьшения времени вхождения всинхрониэм при работе по каналам связи с большой вероятностью ошибок,введены перемножитель, блок предвариГ40 тельного корреляционного анализа,де-шифратор, блок ввода кодовых векторов, блок управления, первый и второйформирователи импульсов, элемент ИЛИ,блок задержки, блок запрета, последо" Ф 45 вательно соединенные третий элементИ,первый счетчик и первый ЯЯ-триггер,последовательно соединенные решающийблок, четвертый элемент И, второй(счетчик и второй КЯ-триггер, а так"яО же блок интеграторов, выход которогоподключен к первому входу решающегоблока, второй вход которого объединенс синхронизирующим входом блока управления и подключен к выходу генераБбтора тактовых импульсов, выход порогового обнаружителя сигналов подключеНк первому входу перемножителя и информационному входу блока предварительного корреляционного анализа,11 139 каждый раз производится сдвиг логической единицы на один разряд по ре. гистру 36, при этом последовательно проходя по разрядам регистра 36, на выходы которых с его входов последовательно во времени выдаются одиночные импульсы, соответствующие уровню логической единицы, временной интервал между выдачей импульсов равен двум тактовым интервалам генератора 1.При подаче импульса с выхода регистра 36 сигнал логической единицы поступает на соответствующий выход блока 13, а также через первый элемент ИЛИ 37 на второй выход блока 13 и на Я-вход КЯ-триггера 42, тем са- мым устанавливая его в состояние логической единицы. Если в следующий тактовый интервап на второй вход бла ка 13 поступает импульс, соответствующий уровню логической единицы с выхода решающего блока 26, то ВЯ" триггер 42 по своему К-входу устанав ливается в состояние логического ну.ля. Через два тактовых интервала выдаются импульсы логической единицы с вторых выходов регистра 36, которые через второй элемент ИЛИ 38 поступа- ют на первый вход элемента И 41 н в зависимости от сигнала на его вто,ром входе либо поступают на третий счетный вход счетчика 40, когда на втором входе элемента И 41 присутствует сигнал логической единицы, либо нет, когда на втором входе элемента И 41 присутствует сигнал логического нуля,После подачи единичного импульса установки на первый вход счетчика 40 и установки в нем коэффициента счета равного 2 К, при подаче на его второй Вход единичного импульса в,конце цикла продвижения единицы по регистру 36 с дополнительного выхода регнс ра 36 счетчик 40 на первый по счету импульс на его втором входе своего состояния не изменяет, а при последующих импульсах, поступающих на вто рой вход счетчика 40, в счетчике про. Исходит установка его в,нулевое состояние, при этом коэффициент счета устанавливается равным К, где ; К- число выходов блока 23, Таким обра. эом, при запуске блока 13 коэффициент счета счетчика 40 устанавливается 2 К чтобы обеспечить на этапе проверки правильности принятие решения по за-. держке принимаемого сигнала дешифра 810612тором 11, Если на втором этапе проверки принято решение о правильномопределении задержки, то в. дальнейшем, чтобы ускорить реакцию устройства на рассинхронизацию и необходимость возобновить поиск, интервал времени накопления уменьшается эа счетизменения коэффициента счета счетчи ка 40.Установка блока 13 в исходное состояние происходит в момент, когдана его установочный вход подаетсяединичный импульс, а установка счет" 15 чика 40 в обнуленное состояние осуще(- ствляется в момент подачи единичногоимпульса на его первый либо второйвходы, т,е. одновременно с установкой необходимого коэффициента счета 20 счетчиком 40,Формула изобретения1 З 139 Р выходов которого через дешифратор подключены к соответствующим Р входам блока ввода кодовых век.оров, Б выходов которого подключены к соответствующим И информационным входам генератора М-последовательности, выход которого подключен к первому входу второго элемента И и второму входу перемножителя, выход которого подключен к информационному входу блока интегратора, К синхронизирующих входов которого соединены с соответствующи- . ми К синхронизирующими выходами блока управления, установочный вход блока интеграторрв объединен с первым входом блока управления и с установочным входом генератора М-последовательности и соединен с выходом элемента ИЛИ, первый вход которого объединен с установочными входами второго счетчика и второго КЯ-триггера и подключен к первому выходу блока управления, второй вход которого соединен с выходом решающего блока, второй вход элемента ИЛИ объединен с входом первого формирователя импульсов и подключен к выходу блока запрета, первый вход которого через блок задержки объединен с Я-входом первого КЯ-триггера и подключен к управляющему выходу дешифратора, установочный вход которого объединен с первым входом блока предварительного корреляционного анализа и подключен к выходу второго формирователя импульсов, вход которого объединен с вторыми входами первого и четвертого элементов И и подключен к инверсному выходу второго КЯ-триггера, прямой выход которого соединен с вторым входом ., второго элемента И, выход первого элемента И подключен к второму входу блока предварительного корреляционно го анализа, а выход первого формирователя импульсов подключен к входу разрешения записи генератора М-после довательности и к третьему входу блока управления, второй выход которого подключен к первому входу третьего элемента И, второй вход которого объединен с вторым входом блока запрета и подключен к выходу первого КЯ"триггера, при этом блок предварительного корреляционного анализа содержит формирователь импульсов и Р цепей из последовательно соединенных согласованного фильтра и порогового блока, выходы которых являются Р выЯ 10 Ь 14ходами блока предварительного корреляционного анализа, информационнымвходом которого являются объединенные информационные входы всех Р согласованных фильтров, объединенныепервые управляющие входы которых являются первым входом блока предварительного корреляционного анализа,вторым входом которого являются объединенные вторые управляющие входывсех Р согласованных фильтров и входформирователя импульсов, выход которого соединен с объединенными управ ляющими входами Р пороговых блоков. 2, Устройство по п,1, о т л и -ч а ю щ е е с я тем, что,дешифратор содержит первый и второй элемен О ты ИЛИ, анализатор состояний выходов,формирователь импульсов, блок запрета, Р Н"разрядных регистров сдвига иР цепей из последовательно соединенных соответствующего сумматора, реша ющего блока и элемента И, выходыкаждого из которых, подключенные ксоответствующим попарно объединеннымР входам анализатора состояния выходов и второго элемента ИЛИ, являются ЗО соответствующими Р выходами дешифратора, Р входами которого являютсяобъединенные с соответствующими входами первого элемента ИЛИ информационные входы соответствующих Р Б-разЗ 5 рядных регистров сдвига, (+)-й выход каждого -го из которых (где3 т 1 р М, 1 = 1,Р, О+ - суммированиегМпо модулю.М) соединен с одним из Бвходов соответствующего -го суммато ра управляющие входы всех Р сумматоров и всех Р решающих блоков объединены и подкпючены к первому выходуформирователя импульсов, второй выход которого подключен к объединен ным синхронизирующим входам всех РИ-разрядных регистров сдвига, объединенные установочные входы которыхявляются установочным входом дешифра"тора, управляющим выходом которого 50 является выход блока запрета, первыйи второй входы которого подключены квыходам соответственно второго элемента ИЛИ и анализатора состоянийвыходов, выход первого цемента ИЛИ 5 соединен с входом формирователя импульсов, а информационный вход каждого 1-го из Р М"разрядных регистрасдвига объединен с вторым входом соответствующего ( Ю Р)"го элемента И,15 1398Э. Устройство по и., о т л ич а ю щ е е с я тем, что блок уп" равления содержит регистр сдвигаК первых выходов которого, объединен ные с соответствующими К входами первого элемента ИЛИ, являются К синх- . ронизирующими выходами блока управления, первым и установочным входами которого являются соответственно ус тановочный и синхронизирующий входы регистра сдвига, К вторых выходов которого подключены к соответствую"- щим К входам второго элемента ИЛИ, выход которого подключен к последова тельно соединенным элементу И и счет 106 6 чику, выход которого является первымвыходом блока управления, вторым выходом которого является выход первого элемента ИЛИ, соединенный с Б-входом КБ-триггера, В-вход которого является вторым входом блока управления, третьим входом которого являются объединенные первые входы третьего элемента ИЛИ и счетчика, вторыевходы объединены и соединены с дополнительным выходом регистра сдвига,информационный вход которого соединен с выходом третьего элемента ИЛИ,при этом выход ВБ-триггера подключенк второму входу элемента И.