Устройство для запоминания состояний процессора

(04 С 06 г 1 ОПИСАНИК АВТОРСКОМ Е ИЗОБРЕТЕНИСВИДЕТЕЛЬСТВУ 47рин и С,Н.Бдр 9272,к, 1972,ьство СССР11/28, 98 ГОСУДАРСТВЕННЫЙ НОМИТЕТ ССПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫ(2) 3910200/24-24(54) УСТРОЙСТВО ДЛЯ ЗАПОМИНАНИЯ СОСТОЯНИЙ ПРОЦЕССОРА(57) Изобретение относится к вычислительной технике и предназначенодля запоминания и подсчета состояний процессора. Цель изобретения -расширение функциональных возможностей устройства за счет обеспечениявозможности подсчета состояний процессора, а также эа счет обеспечения воэможности информировать процес 1 сор о заполнении ячейки блока памятис целью обработки информации блокапамяти процессором или для остановасинхронизации процессора, Устройстводля запоминания и подсчета состоянийпроцессора содержит регистр управления, счетчик адресов, первыи коммутатор данных, первый дешифратор,второй дешифратор, первый, второй, третий, четвертый, пятый, шестой элементы И, первый и второй элементы ИЛИ, блок памяти, триггер запроса. Сущность изобретения заключается в том, что по дешифрации управляющей информации, хранящейся в регистре управления, в ячейках блока памяти производится подсчет состояний процесса, причем состояние процессора соответствует адресу ячейки блока памяти, а по дешифрации содержимого ячейки блока памяти и управляющей информас ции, хранящейся в регистре управле ния, производится информирование процессора с целью дальнейшей обработки информации или останова синхронизации процессора. С этой целью устройство дополнительно содержит коммута- ф тор адреса, седьмой, воесьмой, девятый, десятый, одиннадцатый, двенадцатый и тринадцатый элементы И, третий, четвертый, пятый элементы ИЛИ, ,счетчик результата, третий дешифра- М тор, регистр данных, второй коммута тор данных. 3 ил. Сл00Изобретение относится к вычислительной технике и предназначено длязапоминания и подсчета состояний процессора при исследовании и отладкепрограмм. 5Цель изобретения - расширениефункциональных возможностей устройства за счет обеспечения подсчета числа состояний процессора.На Фиг.1 приведена структурная Юсхема устройства; на фиг.2 - таблицафункционирования первого дешифратораи структура регистра управления; наФиг.3 - таблица Функционированиясчетчика состояний. 15Устройство для запоминания состояний процессора (Фиг.1) содержитрегистр 1 управления, счетчик 2 адресов, первый коммутатор 3 данных, первый дешифратор 4, коммутатор 5 адресов, пятый 6, шестой 7, седьмой 8,восьмой 9, третий 10, четвертый 11,девятый 12, десятый 13, одиннадцатый 14, второй 15, тринадцатый 16,первый 17 и двенадцатый 18 элементыИ, первый 19, второй 20, третий 21,четвертый 22 и пятый 23 элементы ИЛИ,блок 24 памяти, второй дешифратор 25,счетчик 26 состояний, третий дешифратор 27, регистр 28 данных, второй30коммутатор 29 данных, триггер 30 запроса, входы 31-39, выходы 40-42.Регистр 1 управления предназначендля хранения управляющей информации,счетчик 2 адресов - для Формирования 35адресов обращения к блоку 24 памяти,Первый коммутатор 3 данных используется для выбора информации, которая либо запоминается в блоке 24памяти (в режиме запоминания состояний), либо используется в качествеадреса блока памяти (в режиме подсчета состояний),Первый дешифратор 4 необходим длявыработки управляющих сигналов в зависимости от управляющей информации,находящейся в регистре 1 управления.Коммутатор 5 адреса предназначендля выбора информации об адресах об 5 цращения к блоку 24 памяти либо с выхода счетчика 2 адресов (в режиме запоминания состояний или чтения), либо с выхода первого коммутатора 3данных (в режиме подсчета состояНий) .Пятый элемент И б используетсядля формирования сигнала записи вблок 24 памяти (в режиме запоминания состояний) с частотой выполнения микрокоманд в том случае, если возбужден пятый выход первого дешифратора 4.Шестой элемен". И 7 необходим для формирования сигнала записи в блок 24 памяти (в режиме запоминания состояний) с частотой выполнения команд, если активен шестой выход первого дешифратора 4.Седьмой 8 и восьмой 9 элементы И соответственно предназначены для формирования сигналов записи в блок 24 памяти (в режиме подсчета состояний) с частотой выполнения микрококоманд и команд. Седьмой элемент И 8 открыт для прохождения синхросигналов, если возбужден седьмой выход первого дешифратора 4, а восьмой элемент И 9 Формирует сигнал записи в блок 24 памяти, если активен восьмой выход первого дешифратора 4.Третий 10 и четвертый 11 элементы И соответственно предназначены для формирования стробов счетчика 2 адресов (в режиме запоминания состояний) с частотой выполнения микрокоманд и команд.Третий элемент И 10 формирует строб счетчика 2 адресов, если возбужден пятый выход первого дешифратора 4, а четвертый элемент И 11 формирует строб счетчика " адресов, если возбужден шестой выход первого дешифратора 4Девятый 12 и десятый 13 элементы И предназначены соответственно для Формирования стробов регистра 28 данных (в режиме подсчета состояний) с частотой выполнения микрокоманд и команд. Девятый элемент И 12 формирует строб регистра 28 данных, если активен седьмой выход первого дешифратора 4, а десятый элемент И 13 формирует строб регистра 28 данных, если, возбужден восьмой выход первого де- шифратора Одиннадцатый элемент И 14 необходим для формирования строба счетчика 2 адресов (в режиме чтения), если активен одиннадцатый выход первого дешифратора 4.Второй элемент И 15 предназначен дляоформирования запроса на останов синхронизации процессора в режиме запоминания состояний, если активен тре тий выход первого дешифратора 4.Счетчик 26 состояний необходим для наращивания на единицу содержимого считанной из блока 24 памяти ячейки в режиме подсчета состояний.Третий дешифратор 27 предназначен для выработки сигнала участвующего в формировании запроса на останов синхронизации процессора или на обработку информации (в режиме подсчета состояний),Регистр 28 данных необходим для запоминания и временного хранения (в режиме, подсчета состояний) резуль 50 55 Тринадцатый элемент И 16 необходим для формирования запроса на останов синхронизации процессора (в режиме подсчета состояний), если возбужден тринадцатый выход первого дешифратора 4.Первый элемент И 17 предназначен для формирования (в режиме запоминания состояний) сигнала установки триггера 30 запроса, а также режима считывания из блока 24 памяти в регистре 1 управления, если возбужден второй выход первого дешифратора 4.Двенадцатый элемент И 18 необходим для формирования (в режиме подсчета состояний) сигнала установки триггера 30 запроса, а также режима считывания из блока 24 памяти в регистре 1 управления, если активен двенадцатый выход первого дешифрато ра 4.Первый элемент ИЛИ 19 предназначен для формирования общего сигнала , записи в блок 24 памяти, второй элемент ИЛИ 20 - для формирования общего строба счетчика 2 адресов, третий элемент ИЛИ 21 - для формирования общего строба регистра 28 данных, четвертый элемент ИЛИ 22 - для формирования общего запроса на останов синхронизации процессора, пятый элемент ИЛИ 23 - для формирования общего сигнала установки триггера 30 запроса и режима считывания в регистре 1 управления.35Блок 24 памяти предназначен для запоминания, хранения и считывания информации, поступающей с выхода второго коммутатора 29 данных, второй дешифратор 25 - для выработки сигнала, участвующего в формировании запроса на останов синхронизации процессора или на обработку информации в режиме запоминания состояний.45 тата операции, выполненной счетчиком 26.Второй коммутатор 29 данных пред назначен для коммутации информации, записываемой в блок 24 памяти, либо с выхода регистра 28 данных (в режиме подсчета состояний), либо с выхода первого коммутатора 3 данных(в режиме запоминания состояний).Триггер 30 запроса предназначен для формирования запроса на обработку информации, запомненной в блоке 24 памяти.Вход 31 устройства используется для приема информации, предназначенной для записи или адресации блока 24 памяти. Этой информацией может быть поле из регистра микрокоманд, адрес микрокоманды, результат выполнения операций, адрес команды, код операции, код причины прерывания, например, код программного прерывания по отсутствию страницы и т.д.Вход 32 устройства предназначен для сброса счетчика 2 адресов в начальное состояние одновременно с записью в регистр 1 управления управляющей информации по первому 33 входу устройства.Вход 33 устройства необходим для записи в регистр 1 управления управляющей информации, определяющей режим работы устройства, выбор записываемой в блок 24 памяти информации и реакцию процессора на заполнение блока 24 памяти.Вход 34 устройства предназначен для приема синхросигнала, формирующего строб записи в блок 24 памяти (в режиме запоминания состояний) или строб регистра 28 данных (в режиме подсчета состояний). Синхросигнал на вход 34 устройства поступает из процессора один раз за время выполнения каждой микрокоманды и пропускается соответственно через пятый элемент И 6 или девятый элемент И 12 в тех случаях, когда необходимо производить запись или подсчитывать состояние в каждой микрокоманде.Вход 35 устройства используется для приема синхросигнала, формирующего строб записи в блок 24 памяти (в режиме запоминания состояния) или строб регистра 28 данных (в режиме подсчета состояний) . Синхросигнал на вход 35 устройства поступает иэ пропессопа один раэ за время выполнения12788.58 5каждой команды и пропускается соответственно через шестой элемент И 7 или десятый элемент И 13 в тех случаях, когда необходимо производить запись или подсчитать состояние в каж 5 дой команде.Вход 36 устройства предназначен для приема синхросигнала, формирующего строб счетчика 2 адресов (в режиме запоминания состояний) или строб записи в блок 24 памяти (в режиме подсчета состояний). Синхросигнал на вход 36 устройства поступает из процессора один раз эа время выполнения каждой микрокоманды и пропускается соответственно через третий элемент И 10 или седьмой элемент И 8 в тех случаях, если необходимс производить запись или подсчитать ссстояния в каждой микрокоманде. 20Вход 37 устройства необходим для приема синхросигнала, формирующего строб счетчика 2 адресов (в режиме запоминания состояний) или строб записи в блок 24 памяти (в режиме под счета состояний). Синхросигнал на вход 37 устройства поступает из процессора один раэ за время выполнения каждой команды и пропускается соответственно через четвертый элемент 30 И 11 или восьмой элемент И 9 в тех случаях, когда необходимо производить запись состояния или подсчитать . состояния в каждой команде.Вход 38 устройства предназначен для приема синхросигналов, формирующих строб счетчика 2 адресов, в режиме чтения блока 24 памяти, вход 39 устройства - для сброса триггера 30 запроса после того, как процес сор кончил считывание информации из блока 24 памяти.Выход 40 устройства используется для выдачи из блока 24 памяти информации в процессор в режиме считыва ния, выход 41 устройства - для выдачи в процессор запроса на останов синхронизации процессора после заполнения блока памяти (в режиме запоминания) или ячейки блока памяти (в 50 режиме подсчета состояний), если установлен соответствующий режим в регистре 1 управления,Выход 42 устройства предназначен для выдачи в процессор запроса на 55 обработку информации, запомненной в блоке 24 памяти, если установлен соответствующий режим в регистре 1 управления. 6Устройство работает следующим образом.Перед началом работы в регистр 1 управления по входу 33 устройства устанавливается управляющая информация. Регистр управления содержит ряд полей (фиг.2), Первый бит - режим работы: "1" - запоминание состояний; 0" - подсчет состояний. Второй бит - определение частсты записи в блок 24 памяти: "1" - запись с частотой поступления микрокоманды; 1 0 - запись с частотой гоступления команды. Третий бит - режим работы блока 24 памяти: - запись в блок 24 памяти; "0" - чтение из блока 24 памяти. Четвертый бит - маска установки запроса в процессор по заполнению блока 24 памяти. Пятый бит - маска останова синхронизации процессора позаполнению блока 24 памяти,Биты поля управления первым коммутатором данных. Разрядность поляуправления первым коммутатором данных определяется числом источников,состояние которых требуется регистрировать. Так, например, если число источников 2, то разрядность поля управления первым коммутатором данныхсоставляет ш разрядов.Устройство может работать в режиме запоминания состояний, в режимеподсчета состояний и в режиме чтения блока 24 памяти.В режиме запоминания состоянийустройство работает следующим образом, Одновременно с занесением управляющей информации в регистр 1 управления по входу 32 устройства счетчик 2 адресов сбрасывается в "0" ипосле этого увеличивает свое значение на единицу при поступлении каждого синхроимпульса,Выработку управляющих импульсов, обеспечивающих работу устройства, осуществляет первый дешифратор 4, функционирование которого описывается таблицей (фиг.2). В таблице не описана функция дешифрации поля управления первым коммутатором данных ввиду ее простоты, так как эта функция представляет собой выбор одного иэ 2 источников, т.е, реализация ее - обычный дешифратор,Первый дешифратор 4 может быть реализован в соответствии с таблицей (фиг.2) любым из известных способов, например, в виде комбинацион 1278858ной схемы, с использованием ПЗУ иТДИнформация для записи н блок 24памяти передается через первый коммутатор 3 данных. Выбором передаваемой информации управляет первый дешифратор 4 путем дешифрации поля управления первым коммутатором данныхрегистра 1 управления. На первый коммутатор 3 информация поступает с 1 Овхода 31 устройства. Адрес записи нблок 24 памяти поступает с выходасчетчика 2 адресов через коммутатор5, так как возбужден десятый выходпервого дешифратора 4. Информация о 5состоянии процессора поступает с выхода первого коммутатора 3 данныхчерез второй коммутатор 39 данныхна информационный вход блока 24 памяти,так как девятый выход первого 20дешифратора 4 находится в нулевомсостоянии,Частота записи в блок 24 памяти,, а следовательно, и частота изменениясчетчика 2 адресов определяется подешифрации второго бита регистра 1управления первым дешифратором 4 Если необходимо производить запоминание состояния один раз за микрокоманду, то устанавливается в единичное состояние пятый выход первого дешифратора 4, разрешая прохождениесинхроимпульсов с входа 34 устройства через элемент И 6 и элемент ИЛИ19 для формирования сигнала записи 35в блок 24 памяти, и с входа Э 6 устройства через элемент И 10 и .элементИЛИ 20 для формирования строба счетчика 2 адресов. В режиме запоминаниясостояний счетчик 2 адресов изменяет 40своей значение на +1 при поступлениикаждого синхроимпульса. Если необходимо производить запоминание состояния один раз за команду, то активизируется шестой выход первого дешифратора 4 и разрешается прохождениесинхроимпульсов с входа 35 устройства через элемент И 7 и элемент ИЛИ19 для формирования сигнала записи вблок 24 памяти и с входа 37 устройст 50ва через элемент И 11 и элемент ИЛИ20 для формирования строба счетчика2 адресов.Если н четвертом и пятом битахрегистра 1 управления не задана реак 55ция процессора на заполнение блока24 памяти, то после максимальногозначения адреса записи в счетчике 2 адресов формируется нулевой адресобращения к блоку 24 памяти и продолжается работа устройства.Если н регистре 1 управления активизирован пятый бит, т,е. задан останов синхронизации процессора по заполнению блока 24 памяти, то второй дешифратор 25 по максимальному значению счетчика 2 адресон, вырабатывает сигнал, поступающий через элемент И 15 и элемент ИЛИ 22 на выход 41 устройства.Если н регистреуправления установлен четвертый бит, т,е. задан режия однократного заполнения блока 24 памяти с формированием запроса в процессор, то нторой дешифратор 25 по максимальному значению счетчика 2 адресов вырабатывает сигнал, который, пройдя через элемент И 17 и элемент И 23, устанавливает н единичное состояние триггер 30 запроса. С выхода триггера 30 запроса запрос на обработку информации, запомненной в блоке 24 памяти, поступает на выход 42 устройства. Кроме того, сигнал с выхода элемента ИЛИ 23 устанавливает в регистре 1 управления режим чтения блока 24 памяти.В режиме подсчета состояний устройство работает следующим образом. Информация для адресации блока 24 памяти передается через первый коммутатор 3 данных. Выбором передаваемой информации управляет первый дешифратор 4 путем дешифрации поля управления первым коммутатором данных регистра 1 управления. На первый коммутатор 3 данных информация поступает с входа 31 устройства. Информация с ныхода первого коммутатора 3 данных через коммутатор 5 адреса поступает на адресный вход блока 24 памяти, так как десятый выход первого дешифратора 4 находится н нулевом состоянии. Далее происходит считывание ячейки блока 24 памяти (н исходном состоянии блока 24 памяти обнулен). Считанная ячейка, адрес которой соответствует состоянию процессора, поступившему на адресный вход блока 24 памяти, передается на вход счетчика 26. Последний осуществляет наращивание на единицу содержимого ячейки блока 24 памяти (таблица функционирования счетчика 26 приведена на фиг.Э), после чего результат суммирования на счетчике 26 запоминает9 12788 ся в регистре 28 данных, Так как девятый выход первого дешифратора 4 находится в единичном состоянии, то информация из регистра 28 данных через второй коммутатор 29 данных пе 5 редается на информационный вход блока 24 памяти для записи ее в ту же ячейку, которая промодифицирована счетчиком 26.Таким образом, в каждой ячейке 10 блока 24 памяти находится число состояний процессора, соответствующее адресу этой ячейки блока 24 памяти.Частота записи в регистр 28 данных, а следовательно, и частота эа писи в блок 24 памяти, определяется по дешифрации второго бита регистра 1 управления первым дешифратором 4. Если необходимо производить подсчет состояний один раз за микрокоманду, 20 то седьмой выход первого дешифратора 4 устанавливается в "1" и разрешает прохождение синхроимпульсов с входа 34 устройства через девятый элемент И 12 и третий элемент ИЛИ 21 для формирования строба регистра 28 данных, и с входа 36 устройства через седьмой элемент И 8 и первый элемент ИЛИ 19 для формирования сигнала записи в блок 24 памяти. Если необхо димо производить подсчет .состояний один раз за команду, то восьмой выход первого дешифратора 4 устанавливается в "1" и разрешает прохождение синхроимпульсов с входа 35 уст ройства через десятый элемент И 13 и третий элемент ИЛИ 21 для формирования строба регистра 28 данных и с входа 37 устройства через элемент И 9 и элемент ИЛИ 19 для Формирова ния сигнала записи в блок 24 памяти.Если в четвертом и пятом битах регистра 1 управления не задана реакция процессора на заполнение ячейки блока 24 памяти, то после максималь ного значения содержимого ячейки блока 24 памяти осуществляется ее обнуление и продолжается работа устройства.50Если в регистре 1 управления ус,тановлен в единичное состояние пятый ,бит, т.е. задан останов синхронизации процессора по заполнению ячейки блока 24 памяти,то третий дешифра тор 27 по максимальному значениюячейки блока 24 памяти вырабатывает сигнал, поступающий через элемент И 16 и элемент ИЛИ 22 на выход 41 устройства,Если в регистр 1 управления установлен четвертый бит, т.е. задан режим с формированием запроса в процессор, то третий дешифратор 27 по максимальному значению ячейки блока 24памяти вырабатывает сигнал, который,пройдя через элемент И 18 и элементИЛИ 23, устанавливает в единичноесостояние триггер 30 запроса.,С выхода триггера 30 запроса на обработку информации поступает на выход 42устройства. Кроме того, сигнал с выхода элемента ИЛИ 23 устанавливаетв регистре 1 управления режим чтения блока 24 памяти,В режиме считывания устройствоработает следующим образом, Первыйдешифратор 4 при дешифрации режимасчитывания устанавливает в счетчике2 адресов режим вычитания, т.е, прикаждом синхроимпульсе счетчик 2 адресов изменяет свое состояние на 1".Кроме того, одиннадцатый выход первого дешифратора 4 установлен в единичное состояние и, таким образом,синхроимпульсы, поступающие в режимечтения с входа 38 устройства черезэлемент И 14 и второй элемент ИЛИ 20,Формируют строб счетчика 2 адресов. Считанная из блока 24 памяти информация поступает на выход 40 устройства. По окончании считывания информации из блока 24 памяти по входу 39 устройства поступает сигнал, сбрасывающий триггер 30 запроса.В современных информационно-вычислительных системах, автоматизированных системах управления и вычислительных центрах большое внимание уделяется вопросам эффективного использования вычислительных средств. Для этого осуществляется сбор экспериментальных данных на действующих установках с помощью программных методов регистрации накопления, обобщения и вывода статистических данных.Использование для этих целей аппаратурных средств исключает неизбежные при программном методе затраты машинного времени что повышает производительность вычислительной системы и обеспечивает возможность проведения регистрации и получения статистических данных, не искажая характеристик измеряемого вычислительного процесса.Формула изобретенияУстройство для запоминания состояний процессора, содержащее регистр11 127 управления, счетчик адресов, первый коммутатор данных, первый дешифратор, второй дешифратор, первый, второй, третий, четвертый, пятый и шес. той элементы И, первый и второй элементы ИЛИ, блок памяти и триггер за 5 проса, причем первый управляющий вход устройства соединен с информационным входом регистра управления, информационный выход которого соеди нен с входом первого дешифратора, первый, второй, третий, четвертьп, пятый и шестой выходы первого дешифратора соединены соответственно с управляющим входом первого коммута тора данных, с первыми входами первого, второго элементов И, с входом сложения счетчика адреса, с первыми входами третьего и четвертого элементов И, пятый и шестой выходы дешифраО тора соединены с первыми входами соответственно пятого и шестого элементов И, выходы которых соединены соответственно с первым и вторым вхо дами первого элемента ИЛИ, выход первого элемента ИЛИ соединен с входом записи блока памяти, выходы третьего и четвертого элементов И соединены соответственно с первым и вторым входами второго элемента ИЛИ, выход ко торого соединен с счетным входом счетчика адреса, первый вход начальной установки устройства соединен с входом установки нуля счетчика адресаинформационный выход которого соединен с входом второго дешифратора, выход которого соединен с вторыми входами первого и второго элементов И, вход признака микрокоманцы, вход признака команды, первый такто вый вход и вход признака записи устройства соединены с вторыми входами соответственно третьего, четвертого, пятого и шестого элементов И, второй вход начальной установки устройства 45 соединен с нулевым входом триггера запроса, выход которого является выходом запроса прерывания устройства, выход состояния процессора соединен с первым информационным входом пер вого коммутатора данных, информационный выход блока памяти является информационным выходом устройства, о тл и ч а ю ш е е с я тем, что, с целью расширения функциональных возможностей устройства за счет обеспечения подсчета числа состояний процессора, в устройство введены коммутатор адреса и второй коммутатор 8858)данных, седьмой, во сьмс й, де вя тый, десятый, одиннадцатый двенадцатый и тринадцатый элементы И, третий, четвертый и пятый элементы ИЛИ, счетчик результата, третий дешифратор и регистр данных, причем седьмой и восьмой выходы первого деп ифратора соединены с первыми входами соответственно седьмого и восьмого элементов И, выходы которых соединены соответственно с третьими и четвертыми входами первого элемента ИЛИ, тактовый вход, вход записи и вход чтения устройства соединены с первыми входами соответственно. девятого, десятого и одиннадцатого элементов И, выходы которых соединены соответственно с первым и вторым входами третьего элемента ИЛИ и с третьим входом второго элемента ИЛИ, седьмой, восьмой, девятый, десятый, одиннадцатый, двенадцатый и тринадцатый выходы первого дешифратора соединены соответственно с вторым входом девятого элемента И, с вторым входом десятого элемента И, с управляющим входом второго коммутатора данных, с управляющим входом коммутатора адреса, с вторым входом одиннадцатого элемента И, с первыми входами двенадцатого и тринадцатого элементов И, входы признака микрокоманды и команды устройства соединены с вторыми входами соответственно седьмого и восьмого элементов И, информационный выход блока памяти соединен с счетным входом счетчика состояний и входом третьего дешифратора, выход которого соединен с вторыми входами двенад цатого и тринадцатого элементов И,выходы в-.орого,тринадцатого, первого идвенадцатого элементов И соединены соответственно с первым входом четвертого элемента ИЛИ, с вторым входом четвертого элемента Ю 1 И, с первым входом пятого элемента ИЛИ,с вторым нхо - дом пятого элемента ИЛИ,выход которогосоединен с единичным входом триггера запроса и входом установки режима чтения регистра управления, информационные выходы счетчика адреса и первого коммутатора данных соединены соответственно с первым и вторым информационными входами коммутатора адреса, выход которого соединен с адресным входом блока памяти, информационный выход первого коммутатора данных соединен с первым информационным входом второго коммутатора данных,1218858 доми с5 нания ва. З 7 ЗЯ ЗЗ выход .которого соединен с информационным входом блока памяти, выход,счетчика состояний соединен с информационным входом регистра данных,выход которого соединен с вторым входом второго коммутатора данных, выходы третьего и четвертого элементов ИЛИ соединены соответственно с вхозаписи регистра данныхвыходом окончания эапомиблока памяти устройст